JPH0476215B2 - - Google Patents
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- JPH0476215B2 JPH0476215B2 JP59048718A JP4871884A JPH0476215B2 JP H0476215 B2 JPH0476215 B2 JP H0476215B2 JP 59048718 A JP59048718 A JP 59048718A JP 4871884 A JP4871884 A JP 4871884A JP H0476215 B2 JPH0476215 B2 JP H0476215B2
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- supply wiring
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/0001—Technical content checked by a classifier
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
(技術分野)
本発明は半導体メモリ装置に関する。
(従来技術)
一般に、半導体メモリ装置、特に1トランジス
タ型メモリでは、第1図に示すように、中央にメ
モリセルマトリクス、デコーダなどメモリアレイ
部1、周辺にクロツクジエネレータ、入出力回路
などの周辺回路部2a,2bを配置することが多
い。第1図に示す例は現在最も多く用いられてい
るレイアウトの代表的なもので、複雑化する回路
網を有機的に配置するため、メモリアレイ部の上
下2辺方向に集中して周辺回路をレイアウトする
ことが多く、これに対しメモリアレイ部の左右2
辺方向には周辺回路は配置せず、電源線、接地線
とその他10本程度のクロツク配線を配置するのみ
にとどめていることが多い。半導体メモリ装置
は、実装密度を高くするため、幅の狭いパツケー
ジに組立てられることが強く望まれているためで
ある。メモリアレイ部、周辺部共にそれぞれ電源
主配線、接地主配線を配置する必要があり、その
多くは環状に配置される。
タ型メモリでは、第1図に示すように、中央にメ
モリセルマトリクス、デコーダなどメモリアレイ
部1、周辺にクロツクジエネレータ、入出力回路
などの周辺回路部2a,2bを配置することが多
い。第1図に示す例は現在最も多く用いられてい
るレイアウトの代表的なもので、複雑化する回路
網を有機的に配置するため、メモリアレイ部の上
下2辺方向に集中して周辺回路をレイアウトする
ことが多く、これに対しメモリアレイ部の左右2
辺方向には周辺回路は配置せず、電源線、接地線
とその他10本程度のクロツク配線を配置するのみ
にとどめていることが多い。半導体メモリ装置
は、実装密度を高くするため、幅の狭いパツケー
ジに組立てられることが強く望まれているためで
ある。メモリアレイ部、周辺部共にそれぞれ電源
主配線、接地主配線を配置する必要があり、その
多くは環状に配置される。
第2図及び第3図は従来の半導体メモリ装置に
おける電源線及び接地線の配置の例を示すレイア
ウト図である。
おける電源線及び接地線の配置の例を示すレイア
ウト図である。
第2図及び第3図において、電源線23,33
を破線で、接地線21,22,31,32は実線
で示した。また、番号24,25,34,35は
ボンデイング・パツドを示す。接地線のうち、メ
モリアレイ用の内まわり接地線21,31と、周
辺部用外まわり接地線22,32との間に、周辺
部用電源線23,33とクロツクなどの配線群が
配置される(メモリアレイ用電源線は省略してあ
る)。メモリアレイ用接地線21,31の電位の
浮上がりは、デコーダのマルチセレクトなど誤動
作の原因となることが多いため配線抵抗を考え、
内まわりと外まわりの接地線は、アルミニウム配
線A−A′,B−B′で接続することが常識であつ
た。
を破線で、接地線21,22,31,32は実線
で示した。また、番号24,25,34,35は
ボンデイング・パツドを示す。接地線のうち、メ
モリアレイ用の内まわり接地線21,31と、周
辺部用外まわり接地線22,32との間に、周辺
部用電源線23,33とクロツクなどの配線群が
配置される(メモリアレイ用電源線は省略してあ
る)。メモリアレイ用接地線21,31の電位の
浮上がりは、デコーダのマルチセレクトなど誤動
作の原因となることが多いため配線抵抗を考え、
内まわりと外まわりの接地線は、アルミニウム配
線A−A′,B−B′で接続することが常識であつ
た。
ここで問題となるのは、周辺用電源線がアルミ
ニウム配線A−A′,B−B′において切断され、
環を形成できないことと、同様に、数本〜+数本
のクロツク配線が、アルミニウム配線A−A′,
B−B′において幅30μm程度に及び太い接地線と
交又するため、細い不純物拡散層や多結晶シリコ
ン層で配線する必要が生じ、数100Ωに及ぶ配線
抵抗を有することとなる2点である。
ニウム配線A−A′,B−B′において切断され、
環を形成できないことと、同様に、数本〜+数本
のクロツク配線が、アルミニウム配線A−A′,
B−B′において幅30μm程度に及び太い接地線と
交又するため、細い不純物拡散層や多結晶シリコ
ン層で配線する必要が生じ、数100Ωに及ぶ配線
抵抗を有することとなる2点である。
半導体メモリ装置は、大記憶容量化,高速化が
急速に進み、各クロツクの負荷容量が増大する一
方、それを充放電するトランジスタの電流能力も
増大させる必要があり、配線抵抗は装置の電気特
性に重大な影響を及ぼす。例えば、クロツクの中
には負荷として数10pFに及ぶものもあり、1KΩ
の配線抵抗が存在したとすると、時定数は、数
10nsecにも達し、アクセス時間数10nsecを目標と
していることと考え合わせると、問題は重大であ
る。
急速に進み、各クロツクの負荷容量が増大する一
方、それを充放電するトランジスタの電流能力も
増大させる必要があり、配線抵抗は装置の電気特
性に重大な影響を及ぼす。例えば、クロツクの中
には負荷として数10pFに及ぶものもあり、1KΩ
の配線抵抗が存在したとすると、時定数は、数
10nsecにも達し、アクセス時間数10nsecを目標と
していることと考え合わせると、問題は重大であ
る。
また、前に述べた負荷容量の増大と、トランジ
スタの電流能力の増大は、瞬時電流の増大を招
き、例えば、10nsecにピーク電流が数100mAに
も及ぶこともあり、この急激な電流変化は、ケー
スリードや、ボンデイング線などに寄生するイン
ダクタンス成分の逆起電力を生じ、接地線の浮上
がりを生ずる。極端な場合、この接地線の浮上が
りは、0.6〜1.0Vにも及び、誤動作の原因となつ
たり、高速化の障害となる。このような極端な例
は、周辺回路部よりも大容量を充放電するメモリ
アレイ部の接地線に生じやすい。
スタの電流能力の増大は、瞬時電流の増大を招
き、例えば、10nsecにピーク電流が数100mAに
も及ぶこともあり、この急激な電流変化は、ケー
スリードや、ボンデイング線などに寄生するイン
ダクタンス成分の逆起電力を生じ、接地線の浮上
がりを生ずる。極端な場合、この接地線の浮上が
りは、0.6〜1.0Vにも及び、誤動作の原因となつ
たり、高速化の障害となる。このような極端な例
は、周辺回路部よりも大容量を充放電するメモリ
アレイ部の接地線に生じやすい。
以上説明したように、従来の半導体メモリ装置
においては、電源線やクロツク線の抵抗の増大と
これに起因する時定数の増大、接地線の浮上りと
これに起因する誤動作の発生等の欠点があつた。
においては、電源線やクロツク線の抵抗の増大と
これに起因する時定数の増大、接地線の浮上りと
これに起因する誤動作の発生等の欠点があつた。
(発明の目的)
本発明の目的は、上記欠点を除去し、チツプサ
イズなど全体のレイアウトに大きな影響を与えず
に、電源線やクロツク配線の抵抗を減じ、かつ接
地線の浮上がりを容量を付加することによつて緩
和し、安定な動作で高速な大記憶容量の半導体メ
モリ装置を提供することにある。
イズなど全体のレイアウトに大きな影響を与えず
に、電源線やクロツク配線の抵抗を減じ、かつ接
地線の浮上がりを容量を付加することによつて緩
和し、安定な動作で高速な大記憶容量の半導体メ
モリ装置を提供することにある。
(発明の構成)
本発明の特徴は、半導体基板と、前記半導体基
板に形成された第1および第1の回路部と、前記
第1および第2の回路部に第1の電源電圧をそれ
ぞれ供給する第1および第2の電源配線と、前記
第1もしくは第2の回路部に第2の電源電圧を供
給する第3の電源配線と、複数の信号線とを有す
る半導体メモリー装置において、前記第1の電源
配線は前記半導体基板の外周縁に沿つてリング状
に形成され、前記第2の電源配線は前記第1の電
源配線の内側をリング状に形成され、前記第3の
電源配線は前記第1および第2の電源配線の間を
切れ目を生ずること無く連続的にリング状に形成
され、かつ、第1の導体層が前記第3の電源配線
の下方を横断して前記第1および第2の電源配線
に接続され、第2の導体層が前記第1の導体層と
絶縁膜を介して対向配置しかつ前記第3の電源配
線に接続されこれにより前記第1および第2の導
体層を第1および第2の電極とし前記絶縁膜を誘
電体膜とした容量素子を形成し、前記信号線が前
記第1および第3の電源配線間ならびに前記第3
および第2の電源配線間であつて前記容量素子の
上方を延在している半導体メモリー装置にある。
具体的には、一導電型半導体チツプの一主面の中
央部分にメモリセルマトリクス、デコーダ等を含
むアレイ領域が設けられ、該アレイ領域の上及び
下の前記チツプ周辺に周辺回路を含む周辺回路領
域が設けられ、前記アレイ領域に属する電源線あ
るいは接地線を形成する第1の金属主配線層と前
記周辺領域に属する電源線あるいは接地線を形成
する第2の金属主配線層とが前記アレイ領域を囲
んで設けられている半導体メモリ装置において、
前記アレイ領域の左右両側のチツプ周辺領域でか
つ前記第1及び第2の金属主配線の下に延在せし
めて設けられた不純物拡散層または不純物を含有
した多結晶シリコン層より成る第1の導体層を一
方の電極とし、該第1の導体層の上に絶縁層を介
して設けられた不純物拡散層または不純物を含有
した多結晶シリコン層より成る第2の導体層を他
方の電極とし、前記絶縁体層を誘電体層とする容
量を形成し、前記容量の一方の電極を一定電位源
に接続し、他方の電極に前記第1及び第2の主配
線層をそれぞれ接続することにより前記第1及び
第2の主配線層とを相互に接続することを特徴と
して構成される。
板に形成された第1および第1の回路部と、前記
第1および第2の回路部に第1の電源電圧をそれ
ぞれ供給する第1および第2の電源配線と、前記
第1もしくは第2の回路部に第2の電源電圧を供
給する第3の電源配線と、複数の信号線とを有す
る半導体メモリー装置において、前記第1の電源
配線は前記半導体基板の外周縁に沿つてリング状
に形成され、前記第2の電源配線は前記第1の電
源配線の内側をリング状に形成され、前記第3の
電源配線は前記第1および第2の電源配線の間を
切れ目を生ずること無く連続的にリング状に形成
され、かつ、第1の導体層が前記第3の電源配線
の下方を横断して前記第1および第2の電源配線
に接続され、第2の導体層が前記第1の導体層と
絶縁膜を介して対向配置しかつ前記第3の電源配
線に接続されこれにより前記第1および第2の導
体層を第1および第2の電極とし前記絶縁膜を誘
電体膜とした容量素子を形成し、前記信号線が前
記第1および第3の電源配線間ならびに前記第3
および第2の電源配線間であつて前記容量素子の
上方を延在している半導体メモリー装置にある。
具体的には、一導電型半導体チツプの一主面の中
央部分にメモリセルマトリクス、デコーダ等を含
むアレイ領域が設けられ、該アレイ領域の上及び
下の前記チツプ周辺に周辺回路を含む周辺回路領
域が設けられ、前記アレイ領域に属する電源線あ
るいは接地線を形成する第1の金属主配線層と前
記周辺領域に属する電源線あるいは接地線を形成
する第2の金属主配線層とが前記アレイ領域を囲
んで設けられている半導体メモリ装置において、
前記アレイ領域の左右両側のチツプ周辺領域でか
つ前記第1及び第2の金属主配線の下に延在せし
めて設けられた不純物拡散層または不純物を含有
した多結晶シリコン層より成る第1の導体層を一
方の電極とし、該第1の導体層の上に絶縁層を介
して設けられた不純物拡散層または不純物を含有
した多結晶シリコン層より成る第2の導体層を他
方の電極とし、前記絶縁体層を誘電体層とする容
量を形成し、前記容量の一方の電極を一定電位源
に接続し、他方の電極に前記第1及び第2の主配
線層をそれぞれ接続することにより前記第1及び
第2の主配線層とを相互に接続することを特徴と
して構成される。
(実施例)
次に、本発明の実施例について図面を用いて説
明する。
明する。
第4図は本発明の一実施例のレイアウト図であ
る。
る。
第4図に示すように、半導体チツプ40の一主
表面の中央部にメモリマトリクス、デコーダなど
を含むアレイ領域46を設け、このアレイ領域4
6上下のチツプ周辺に周辺回路を設け、第1の電
源電圧(接地電位)を供給する金属主配線である
第2の電源配線としてアレイ領域46に属する内
まわり接地線41を設け、第1の電源電圧(接地
電位)を供給する金属主配線である第1の電源配
線としてチツプ周辺領域に属する接地線42を設
け、更に第2の電源電圧(例えば、VDD電位)
を供給する第3の電源配線としての電源線43お
よび信号線を接地線41と接地線42との間に設
ける。第2図及び第3図に示した従来例と異な
り、本実施例の二つの接地線41,42をつなぐ
アルミニウム配線(第2図のアルミニウム配線A
−A′、第3図のアルミニウム配線B−B′)を廃
止し、半導体チツフ内部にて二つの接地線をつな
ぐようにしたので、電源線43の中断がなく、電
源線43は完全な環をなしている。尚、番号4
5,46はボンデイングパツドである。
表面の中央部にメモリマトリクス、デコーダなど
を含むアレイ領域46を設け、このアレイ領域4
6上下のチツプ周辺に周辺回路を設け、第1の電
源電圧(接地電位)を供給する金属主配線である
第2の電源配線としてアレイ領域46に属する内
まわり接地線41を設け、第1の電源電圧(接地
電位)を供給する金属主配線である第1の電源配
線としてチツプ周辺領域に属する接地線42を設
け、更に第2の電源電圧(例えば、VDD電位)
を供給する第3の電源配線としての電源線43お
よび信号線を接地線41と接地線42との間に設
ける。第2図及び第3図に示した従来例と異な
り、本実施例の二つの接地線41,42をつなぐ
アルミニウム配線(第2図のアルミニウム配線A
−A′、第3図のアルミニウム配線B−B′)を廃
止し、半導体チツフ内部にて二つの接地線をつな
ぐようにしたので、電源線43の中断がなく、電
源線43は完全な環をなしている。尚、番号4
5,46はボンデイングパツドである。
第5図は第4図のC部の詳細平面図、第6図は
第5図の−′断面図である。
第5図の−′断面図である。
第5図及び第6図により更に詳しく説明する。
半導体チツプ40に、第1の導体層として不純
物拡散層51を設け、絶縁膜55で覆い、その上
に第2の導体層として不純物を含有する多結晶シ
リコン層52を設ける。これにより多結晶シリコ
ン層52を一方の電極、不純物拡散層51を他方
の電極、絶縁膜55を誘電体膜とする容量が形成
される。多結晶シリコン層52を絶縁体層56で
覆い、コンタクト窓53,54をあけて、アルミ
ニウム等で内まわり接地線(第2の電源配線)、
41、外まわり接地線(第1の電源配線)、42、
電源線(第3の電源配線)、43、クロツク配線
などの一般的な信号線47を設ける。接地線41
と42はコンタクト窓53を介して不純物拡散層
第1の導体層51と接続することにより相互に接
続される。電源線43はコンタクト窓54により
多結晶シリコン層第2の導体層52と接続され
る。これにより容量の一方の電極(即ち多結晶シ
リコン層52)に一定電位が与えられたことにな
る。換言すれば電源線43と接地線41,42と
は容量結合される。
物拡散層51を設け、絶縁膜55で覆い、その上
に第2の導体層として不純物を含有する多結晶シ
リコン層52を設ける。これにより多結晶シリコ
ン層52を一方の電極、不純物拡散層51を他方
の電極、絶縁膜55を誘電体膜とする容量が形成
される。多結晶シリコン層52を絶縁体層56で
覆い、コンタクト窓53,54をあけて、アルミ
ニウム等で内まわり接地線(第2の電源配線)、
41、外まわり接地線(第1の電源配線)、42、
電源線(第3の電源配線)、43、クロツク配線
などの一般的な信号線47を設ける。接地線41
と42はコンタクト窓53を介して不純物拡散層
第1の導体層51と接続することにより相互に接
続される。電源線43はコンタクト窓54により
多結晶シリコン層第2の導体層52と接続され
る。これにより容量の一方の電極(即ち多結晶シ
リコン層52)に一定電位が与えられたことにな
る。換言すれば電源線43と接地線41,42と
は容量結合される。
この実施例において、例えば、チツプの長辺方
向の長さを6mm、接地線幅を30μm、厚さ1.2μm
のアルミニウム配線を設け、また不純物拡散層5
1の層抵抗を30Ω/ロ、多結晶シリコン層52の
幅を100μmとすると、ボンデイングパツドから
メモリセルアレイ部に属する接地線遠端まで、即
ち第2図においてはボンデイングパツド25から
接地線遠端Naまで、第4図においてはボンデイ
ングパツド45から第2の電源配線である内まわ
り接地線41の遠端Nbまで、の各々の配線抵抗
は、第2図の従来例では約4.5Ω、第4図の実施
例では約4.7Ωであり、5%以下の増加であり、
充分小さいと言える。更に、本実施例では、2本
の接地線41,42間を延在する例えばVDD電
位を供給する電源線43が切れ目を生ずること無
く連続的に環状(リング状)となつており、同じ
配線幅を用いた場合でも従来例の1/2の抵抗に押
えられる。これは、前述のごとく、大記憶容量半
導体メモリ装置のように電流の多い場合生ずる電
位降下に対して非常に有効であり、アルミニウム
マイグレーシヨンに対しても有利である。また、
クロツクが前述のように接地線を横切る必要がな
く配線抵抗を低くでき、誤動作を防止し、安定な
高速化を実現できる。また、不純物拡散層51と
多結晶シリコン層52とが形成している容量は、
前述の半導体メモリ装置の場合、100pF以上に達
し、高速大容量であるが故のピーク電流による逆
起電力のための接地電位の変動、即ち接地線の浮
上りの緩和に対して、非常に有効である。
向の長さを6mm、接地線幅を30μm、厚さ1.2μm
のアルミニウム配線を設け、また不純物拡散層5
1の層抵抗を30Ω/ロ、多結晶シリコン層52の
幅を100μmとすると、ボンデイングパツドから
メモリセルアレイ部に属する接地線遠端まで、即
ち第2図においてはボンデイングパツド25から
接地線遠端Naまで、第4図においてはボンデイ
ングパツド45から第2の電源配線である内まわ
り接地線41の遠端Nbまで、の各々の配線抵抗
は、第2図の従来例では約4.5Ω、第4図の実施
例では約4.7Ωであり、5%以下の増加であり、
充分小さいと言える。更に、本実施例では、2本
の接地線41,42間を延在する例えばVDD電
位を供給する電源線43が切れ目を生ずること無
く連続的に環状(リング状)となつており、同じ
配線幅を用いた場合でも従来例の1/2の抵抗に押
えられる。これは、前述のごとく、大記憶容量半
導体メモリ装置のように電流の多い場合生ずる電
位降下に対して非常に有効であり、アルミニウム
マイグレーシヨンに対しても有利である。また、
クロツクが前述のように接地線を横切る必要がな
く配線抵抗を低くでき、誤動作を防止し、安定な
高速化を実現できる。また、不純物拡散層51と
多結晶シリコン層52とが形成している容量は、
前述の半導体メモリ装置の場合、100pF以上に達
し、高速大容量であるが故のピーク電流による逆
起電力のための接地電位の変動、即ち接地線の浮
上りの緩和に対して、非常に有効である。
上記実施例では、不純物拡散層51を接地電位
とし、多結晶シリコン層52を電源電位とした
が、この関係は逆でも同様の効果が期待でき、ま
た容量を形成する電極材料としては、導体層であ
ればどのような組合わせでも良いことは明白であ
る。
とし、多結晶シリコン層52を電源電位とした
が、この関係は逆でも同様の効果が期待でき、ま
た容量を形成する電極材料としては、導体層であ
ればどのような組合わせでも良いことは明白であ
る。
(発明の効果)
以上詳細に説明したように、本発明によれば、
チツプサイズなど全体のレイアウトに大きな影響
を与えずに、電源線やクロツク配線の抵抗を減
じ、かつ接地線の浮上りを緩和し、安定な動作で
高速な大記憶容量の半導体メモリ装置を得ること
ができるという効果が得られる。
チツプサイズなど全体のレイアウトに大きな影響
を与えずに、電源線やクロツク配線の抵抗を減
じ、かつ接地線の浮上りを緩和し、安定な動作で
高速な大記憶容量の半導体メモリ装置を得ること
ができるという効果が得られる。
第1図は従来の1トランジスタ型半導体メモリ
装置のレイアウト図、第2図及び第3図は従来の
半導体メモリ装置における電源線及び接地線の配
置の例を示すレイアウト図、第4図は本発明の一
実施例のレイアウト図、第5図は第4図のC部の
詳細平面図、第6図は第5図の−′断面図で
ある。 1……メモリアレイ部、2a,2b……周辺回
路部、21,22……接地線、23……電源線、
24,25……ボンデイングパツド、31,32
……接地線、33……電源線、34,35……ボ
ンデイングパツド、40……半導体チツプ、4
1,42……接地線、43……電源線、44,4
5……ボンデイングパツド、46……アレイ領
域、47……信号線、51……不純物拡散層、5
2……多結晶シリコン層、53,54……コンタ
クト窓、55……容量素子の誘電体膜としての絶
縁膜、56……絶縁体層。
装置のレイアウト図、第2図及び第3図は従来の
半導体メモリ装置における電源線及び接地線の配
置の例を示すレイアウト図、第4図は本発明の一
実施例のレイアウト図、第5図は第4図のC部の
詳細平面図、第6図は第5図の−′断面図で
ある。 1……メモリアレイ部、2a,2b……周辺回
路部、21,22……接地線、23……電源線、
24,25……ボンデイングパツド、31,32
……接地線、33……電源線、34,35……ボ
ンデイングパツド、40……半導体チツプ、4
1,42……接地線、43……電源線、44,4
5……ボンデイングパツド、46……アレイ領
域、47……信号線、51……不純物拡散層、5
2……多結晶シリコン層、53,54……コンタ
クト窓、55……容量素子の誘電体膜としての絶
縁膜、56……絶縁体層。
Claims (1)
- 1 半導体基板と、前記半導体基板に形成された
第1および第2の回路部と、前記第1および第2
の回路部に第1の電源電圧をそれぞれ供給する第
1および第2の電源配線と、前記第1もしくは第
2の回路部に第2の電源電圧を供給する第3の電
源配線と、複数の信号線とを有する半導体メモリ
ー装置において、前記第1の電源配線は前記半導
体基板の外周縁に沿つてリング状に形成され、前
記第2の電源配線は前記第1の電源配線の内側を
リング状に形成され、前記第3の電源配線は前記
第1および第2の電源配線の間を切れ目を生ずる
こと無く連続的にリング状に形成され、かつ、第
1の導体層が前記第3の電源配線の下法を横断し
て前記第1および第2の電源配線に接続され、第
2の導体層が前記第1の導体層と絶縁膜を介して
対向配置しかつ前記第3の電源配線に接続されこ
れにより前記第1および第2の導体層を第1およ
び第2の電極とし前記絶縁膜を誘電体膜とした容
量素子を形成し、前記信号線が前記第1および第
3の電源配線間ならびに前記第3および第2の電
源配線間であつて前記容量素子の上方を延在して
いることを特徴とする半導体メモリー装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59048718A JPS60192359A (ja) | 1984-03-14 | 1984-03-14 | 半導体メモリ装置 |
EP85102904A EP0154998B1 (en) | 1984-03-14 | 1985-03-13 | Improved structure of power supply wirings in semiconductor integrated circuit |
DE8585102904T DE3581548D1 (de) | 1984-03-14 | 1985-03-13 | Stromversorgungsleiter-struktur in einer integrierten halbleiterschaltung. |
US06/711,794 US4654689A (en) | 1984-03-14 | 1985-03-14 | Structure of power supply wirings in semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59048718A JPS60192359A (ja) | 1984-03-14 | 1984-03-14 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60192359A JPS60192359A (ja) | 1985-09-30 |
JPH0476215B2 true JPH0476215B2 (ja) | 1992-12-03 |
Family
ID=12811073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59048718A Granted JPS60192359A (ja) | 1984-03-14 | 1984-03-14 | 半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4654689A (ja) |
EP (1) | EP0154998B1 (ja) |
JP (1) | JPS60192359A (ja) |
DE (1) | DE3581548D1 (ja) |
Families Citing this family (31)
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1984
- 1984-03-14 JP JP59048718A patent/JPS60192359A/ja active Granted
-
1985
- 1985-03-13 DE DE8585102904T patent/DE3581548D1/de not_active Expired - Fee Related
- 1985-03-13 EP EP85102904A patent/EP0154998B1/en not_active Expired - Lifetime
- 1985-03-14 US US06/711,794 patent/US4654689A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
JPS60192359A (ja) | 1985-09-30 |
EP0154998B1 (en) | 1991-01-30 |
US4654689A (en) | 1987-03-31 |
EP0154998A2 (en) | 1985-09-18 |
EP0154998A3 (en) | 1987-04-01 |
DE3581548D1 (de) | 1991-03-07 |
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