JP3182079B2 - 半導体装置の容量素子の配線構造 - Google Patents
半導体装置の容量素子の配線構造Info
- Publication number
- JP3182079B2 JP3182079B2 JP15901996A JP15901996A JP3182079B2 JP 3182079 B2 JP3182079 B2 JP 3182079B2 JP 15901996 A JP15901996 A JP 15901996A JP 15901996 A JP15901996 A JP 15901996A JP 3182079 B2 JP3182079 B2 JP 3182079B2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- electrode
- semiconductor device
- unit electrode
- wiring structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 12
- 230000003071 parasitic effect Effects 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 241000973887 Takayama Species 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/919—Elements of similar construction connected in series or parallel to average out manufacturing variations in characteristics
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【0001】
【発明の属する技術分野】本発明は半導体装置の容量素
子の配線構造に関する。
子の配線構造に関する。
【0002】
【従来の技術】図6において、半導体装置における容量
素子は、容量素子領域CVA内に形成された複数の単位
電極(図示省略)とこの単位電極に絶縁膜(図示省略)
を介して対向する共通の対局電極(図示省略)とによっ
て構成され、単位電極は2次元的に配列されて、所定容
量の1個または複数の容量素子が形成される。図6はこ
のように形成された容量素子CVを示し、各単位電極は
単位電極用引出線UL1またはUL2を介して接続用配
線L1、L2にそれぞれ接続され、対局電極は対局用引
出線OLを介して接続用配線に接続されている。これら
引出線は一般に容量素子の一方向に引き出され、かつそ
の間隔を設計ルールの最小寸法とされて、その配線の省
スペース化による、半導体装置のコンパクト化が図られ
ていた。
素子は、容量素子領域CVA内に形成された複数の単位
電極(図示省略)とこの単位電極に絶縁膜(図示省略)
を介して対向する共通の対局電極(図示省略)とによっ
て構成され、単位電極は2次元的に配列されて、所定容
量の1個または複数の容量素子が形成される。図6はこ
のように形成された容量素子CVを示し、各単位電極は
単位電極用引出線UL1またはUL2を介して接続用配
線L1、L2にそれぞれ接続され、対局電極は対局用引
出線OLを介して接続用配線に接続されている。これら
引出線は一般に容量素子の一方向に引き出され、かつそ
の間隔を設計ルールの最小寸法とされて、その配線の省
スペース化による、半導体装置のコンパクト化が図られ
ていた。
【0003】しかし、このような配線構造はL1、L2
それぞれとL3とによる寄生容量が発生し、容量素子の
精度に依存した演算やデータ保持等行う際に、精度低下
の原因となる。特に上記のように複数の容量素子を構成
する場合には、L1、L3間の寄生容量と、L2、L3
間の寄生容量とは一般に等しくはならないため、寄生容
量の値は容量素子ごとに相違し、出力精度に対する致命
的な誤差要因となる。
それぞれとL3とによる寄生容量が発生し、容量素子の
精度に依存した演算やデータ保持等行う際に、精度低下
の原因となる。特に上記のように複数の容量素子を構成
する場合には、L1、L3間の寄生容量と、L2、L3
間の寄生容量とは一般に等しくはならないため、寄生容
量の値は容量素子ごとに相違し、出力精度に対する致命
的な誤差要因となる。
【0004】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、容量素子に
おける接続用配線の寄生容量の影響を除去しうる配線構
造を提供することを目的とする。
来の問題点を解消すべく創案されたもので、容量素子に
おける接続用配線の寄生容量の影響を除去しうる配線構
造を提供することを目的とする。
【0005】
【課題を解決するための手段】本発明に係る半導体装置
の容量素子の配線構造は、単位電極用引出線と対局電極
用引出線を異なる方向に引出し、これらに接続される接
続用配線を充分に離間させ、これによって寄生容量を抑
制したものである。
の容量素子の配線構造は、単位電極用引出線と対局電極
用引出線を異なる方向に引出し、これらに接続される接
続用配線を充分に離間させ、これによって寄生容量を抑
制したものである。
【0006】
【発明の実施の形態】次に本発明に係る半導体装置の容
量素子の配線構造の1実施例を図面に基づいて説明す
る。
量素子の配線構造の1実施例を図面に基づいて説明す
る。
【0007】
【実施例】図1および図2において、容量素子CDは、
容量素子領域CDA内に複数の単位電極U1〜Unを直
線的に配列してなる単位電極群CG1〜CGnを並列に
配置して構成され、単位電極は正方形、円形、八角形等
の一定形状のパターンによって形成される。各単位電極
は単位電極用引出線UL1またはUL2に接続され、こ
れら引出線は接続用配線L1、L2にそれぞれ接続され
ている。容量素子領域CDAには略全体に渡って対局電
極OEが形成され、この対局電極と単位電極との間には
絶縁膜(図示省略)が形成されている。対局電極OEに
は複数の対局電極用引出線OLが接続され、対局電極は
この対局電極用引出線を介して配線用引出線L3に接続
されている。図2には単位電極群CG1のみが示され、
UL1、OLを介してそれぞれL1、L3に接続されて
いる。CG2〜CGnはCG1と同様に構成され、CG
2その他の偶数番目の単位電極群はUL2、OLを介し
てそれぞれL2、L3に接続され、奇数番目の単位電極
群はCG1と同様UL1、OLを介してそれぞれL1、
L3に接続されている。
容量素子領域CDA内に複数の単位電極U1〜Unを直
線的に配列してなる単位電極群CG1〜CGnを並列に
配置して構成され、単位電極は正方形、円形、八角形等
の一定形状のパターンによって形成される。各単位電極
は単位電極用引出線UL1またはUL2に接続され、こ
れら引出線は接続用配線L1、L2にそれぞれ接続され
ている。容量素子領域CDAには略全体に渡って対局電
極OEが形成され、この対局電極と単位電極との間には
絶縁膜(図示省略)が形成されている。対局電極OEに
は複数の対局電極用引出線OLが接続され、対局電極は
この対局電極用引出線を介して配線用引出線L3に接続
されている。図2には単位電極群CG1のみが示され、
UL1、OLを介してそれぞれL1、L3に接続されて
いる。CG2〜CGnはCG1と同様に構成され、CG
2その他の偶数番目の単位電極群はUL2、OLを介し
てそれぞれL2、L3に接続され、奇数番目の単位電極
群はCG1と同様UL1、OLを介してそれぞれL1、
L3に接続されている。
【0008】図3は容量素子CDの等価回路を示す。同
図から分るように、対局電極OEは電気的には全ての単
位電極に対する共通の電極となっているが、1本の引出
線OLによってL3に接続されている。しかし、実際の
半導体装置では、単位電極、対局電極はポリ・シリコン
によって形成され、内部抵抗を有するため、図2に示す
ように、各単位電極との対として個々の容量を精度よく
設定するために、各単位電極に略対応した位置全てにつ
いて対局電極と引出線OLとの接続が行われている。な
お対局電極と単位電極は別個の半導体層に形成されてい
るので、図1、図2では対局電極OEおよび引出線OL
を破線で示している。一方、接続用配線L1〜L3とU
L1、UL2、OLとは異なる層に形成されるため、U
L1、UL2、OLはそれぞれビアホール(図示省略)
を介してL1〜L3層まで引き出される。
図から分るように、対局電極OEは電気的には全ての単
位電極に対する共通の電極となっているが、1本の引出
線OLによってL3に接続されている。しかし、実際の
半導体装置では、単位電極、対局電極はポリ・シリコン
によって形成され、内部抵抗を有するため、図2に示す
ように、各単位電極との対として個々の容量を精度よく
設定するために、各単位電極に略対応した位置全てにつ
いて対局電極と引出線OLとの接続が行われている。な
お対局電極と単位電極は別個の半導体層に形成されてい
るので、図1、図2では対局電極OEおよび引出線OL
を破線で示している。一方、接続用配線L1〜L3とU
L1、UL2、OLとは異なる層に形成されるため、U
L1、UL2、OLはそれぞれビアホール(図示省略)
を介してL1〜L3層まで引き出される。
【0009】図2から明らかなように、引出線UL1、
UL2、OLは各単位電極群における単位電極の配列方
向に沿って引き出され、OLとL1、L2とは相互に反
対方向に引き出されている。これによってL1、L3
間、L2、L3間は充分離間され、L1、L3間の寄生
容量と、L2,L3間の寄生容量の発生が実用上問題な
い程度に十分軽減されている。
UL2、OLは各単位電極群における単位電極の配列方
向に沿って引き出され、OLとL1、L2とは相互に反
対方向に引き出されている。これによってL1、L3
間、L2、L3間は充分離間され、L1、L3間の寄生
容量と、L2,L3間の寄生容量の発生が実用上問題な
い程度に十分軽減されている。
【0010】これによって容量素子CDによって設定さ
れる容量値は従来よりも著しく精度が高められる。な
お、本実施例では2個の容量値を示したが、その数に限
定されるものでないことはいうまでもない。
れる容量値は従来よりも著しく精度が高められる。な
お、本実施例では2個の容量値を示したが、その数に限
定されるものでないことはいうまでもない。
【0011】図4はこのような高精度のキャパシタンス
が必要となる回路であり、容量C1とインバータI1と
で構成される遅延回路DC1と容量C2とインバータI
2とで構成される遅延回路DC2とインバータI3とで
構成されている。本実施例によれば、容量C1と容量C
2の容量値を精度良く揃えたことにより遅延回路DC1
と遅延回路DC2の遅延値が高精度に揃うのである。
が必要となる回路であり、容量C1とインバータI1と
で構成される遅延回路DC1と容量C2とインバータI
2とで構成される遅延回路DC2とインバータI3とで
構成されている。本実施例によれば、容量C1と容量C
2の容量値を精度良く揃えたことにより遅延回路DC1
と遅延回路DC2の遅延値が高精度に揃うのである。
【0012】図5は本発明に係る種々の容量素子の精度
と従来の容量素子の精度とを比較するための図であり、
容量単位素子の数、形状、サイズの異なる18種の素子
について容量素子精度を測定した結果を示している。図
5(a)は、容量素子から引出した2本の単位電極用引
出線と対局電極用引出線とを容量素子に対して同一の方
向に形成し、ビアホールを介してそれぞれの引出線を別
々に結線したものを用いた場合の精度を示すものであ
り、図5(b)は2本の単位電極用引出線と対局電極用
引出線とを容量素子に対して反対の方向に形成した以外
は図5(a)示したものと同様に作成した精度を示して
いる。なお、以下の表1に測定対象となった容量素子の
仕様を示す。
と従来の容量素子の精度とを比較するための図であり、
容量単位素子の数、形状、サイズの異なる18種の素子
について容量素子精度を測定した結果を示している。図
5(a)は、容量素子から引出した2本の単位電極用引
出線と対局電極用引出線とを容量素子に対して同一の方
向に形成し、ビアホールを介してそれぞれの引出線を別
々に結線したものを用いた場合の精度を示すものであ
り、図5(b)は2本の単位電極用引出線と対局電極用
引出線とを容量素子に対して反対の方向に形成した以外
は図5(a)示したものと同様に作成した精度を示して
いる。なお、以下の表1に測定対象となった容量素子の
仕様を示す。
【表1】
【0013】図5から明らかなように、本発明に係る容
量素子は寄生容量が緩和されており、従来の容量素子に
比べて相対精度が向上しており、容量を用いた高機能な
半導体集積回路の特性を提供することができる。なお単
位電極の形状は上記円形、正方形に限定されるものでは
なく、八角形等種々の形状を採用し得ることはいうまで
もない。
量素子は寄生容量が緩和されており、従来の容量素子に
比べて相対精度が向上しており、容量を用いた高機能な
半導体集積回路の特性を提供することができる。なお単
位電極の形状は上記円形、正方形に限定されるものでは
なく、八角形等種々の形状を採用し得ることはいうまで
もない。
【0014】
【発明の効果】前述のとおり、本発明に係る半導体装置
の容量素子の配線構造は、単位電極用引出線と対局電極
用引出線を異なる方向に引出し、これらに接続される接
続用配線を充分に離間させ、これによって寄生容量を抑
制するので、容量素子の精度を高め得る、そして、各単
位電極に略対応した位置に対局電極と引出線の接続が行
われているので、各単位電極との対として個々の容量を
精度良く設定できるという優れた効果を有する。
の容量素子の配線構造は、単位電極用引出線と対局電極
用引出線を異なる方向に引出し、これらに接続される接
続用配線を充分に離間させ、これによって寄生容量を抑
制するので、容量素子の精度を高め得る、そして、各単
位電極に略対応した位置に対局電極と引出線の接続が行
われているので、各単位電極との対として個々の容量を
精度良く設定できるという優れた効果を有する。
【図面の簡単な説明】
【図1】本発明方式に使用する配線構造の1実施例を示
す平面図である。
す平面図である。
【図2】図1の詳細を示す平面図である。
【図3】図1の配線構造の等価回路図である。
【図4】本実施例を適用すべき回路の回路図である。
【図5】本発明の配線構造と従来の配線構造を比較する
グラフである。
グラフである。
【図6】従来の配線構造を示す平面図である。
CD ... 容量素子 CDA ... 容量素子領域 CG1〜CGn ... 単位電極群 L1〜L3 ... 接続用配線 UL1〜UL3 ... 単位電極用引出線 OL ... 対局電極用引出線 U1〜Un ... 単位電極 OE ... 対局電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢3−5ー18鷹山ビル 株式会社鷹山内 (72)発明者 本橋 一則 東京都世田谷区北沢3−5ー18鷹山ビル 株式会社鷹山内 (56)参考文献 特開 平2−69969(JP,A) 特開 平4−38862(JP,A) 特開 平7−74309(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/04 H01L 21/768 H01L 21/822
Claims (4)
- 【請求項1】 対局電極と単位電極の間に絶縁膜を形成
した半導体装置の容量素子の配線構造において、 半導体装置の容量素子領域内に複数の単位電極を略直線
的に配列して単位電極群を形成するとともに、この単位
電極群を複数並列に配置し、前記容量素子領域には略全
体に渡ってこれら全ての単位電極に対向して共通の対局
電極を形成し、前記容量素子領域の外に前記単位電極群
の配列方向に沿って複数の接続用配線を延在させ、前記
各単位電極群といずれかの前記接続用配線とを単位電極
用引出線によって接続し、前記共通の対局電極における
前記各単位電極に略対応した位置と前記接続用配線とを
対局用引出線によって接続して、1個または複数の容量
素子を構成し、かつ前記単位電極用引出線と前記対局用
引出線とが、前記単位電極群に対して異なる方向に引き
出されていることを特徴とする半導体装置の容量素子の
配線構造。 - 【請求項2】 対局電極と単位電極の間に絶縁膜を形成
した半導体装置の容量素子の配線構造において、 半導体装置の容量素子領域内に複数の単位電極を略直線
的に配列して単位電極群を形成するとともに、この単位
電極群を複数並列に配置し、前記容量素子領域には略全
体に渡ってこれら全ての単位電極に対向して共通の対局
電極を形成し、前記容量素子領域の外に前記単位電極群
の配列方向に沿って複数の接続用配線を延在させ、前記
各単位電極群といずれかの前記接続用配線とを単位電極
用引出線によって接続し、前記共通の対局電極における
前記各単位電極に略対応した位置と前記接続用配線とを
対局用引出線によって接続して、1個または複数の容量
素子を構成し、かつ前記単位電極用引出線と前記対局用
引出線とが、前記単位電極群に沿って反対方向に引き出
されていることを特徴とする半導体装置の容量素子の配
線構造。 - 【請求項3】 単位電極群は複数のグループに分割さ
れ、単位電極用引出線を、各グループごとに別個に設け
てあることを特徴とする請求項1または2記載の半導体
装置の容量素子の配線構造。 - 【請求項4】 前記対局電極における前記各単位電極に
略対応した位置全て と前記接続用配線とが対局用引出線
によって接続されていることを特徴とする請求項1また
は2記載の半導体装置の容量素子の配線構造。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15901996A JP3182079B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置の容量素子の配線構造 |
EP97108643A EP0810663B1 (en) | 1996-05-30 | 1997-05-28 | Layout structure of capacitive elements and interconnections in a semiconductor |
DE69733859T DE69733859T2 (de) | 1996-05-30 | 1997-05-28 | Layout-Struktur kapazitiver Elemente und deren Verbindungsleitungen auf einem Halbleiter |
US08/865,442 US5892266A (en) | 1996-05-30 | 1997-05-30 | Layout structure of capacitive element(s) and interconnections in a semiconductor |
KR1019970022293A KR100459017B1 (ko) | 1996-05-30 | 1997-05-30 | 반도체장치의용량소자의배선구조 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15901996A JP3182079B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置の容量素子の配線構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09321228A JPH09321228A (ja) | 1997-12-12 |
JP3182079B2 true JP3182079B2 (ja) | 2001-07-03 |
Family
ID=15684483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15901996A Expired - Fee Related JP3182079B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置の容量素子の配線構造 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5892266A (ja) |
EP (1) | EP0810663B1 (ja) |
JP (1) | JP3182079B2 (ja) |
KR (1) | KR100459017B1 (ja) |
DE (1) | DE69733859T2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW383414B (en) * | 1997-03-05 | 2000-03-01 | Tokyo Electron Ltd | Photoresist agent processing method and photoresist agent processing system and evaluation method and processing apparatus for photoresist agent film |
US6225678B1 (en) * | 1998-12-23 | 2001-05-01 | Microchip Technology Incorporated | Layout technique for a matching capacitor array using a continuous top electrode |
JP2005038883A (ja) * | 2003-07-15 | 2005-02-10 | Sanyo Electric Co Ltd | 半導体装置、及び分圧回路 |
US7009276B2 (en) * | 2003-09-26 | 2006-03-07 | Kyocera Corporation | Thin film capacitor, thin film capacitor array and electronic component |
US11928412B2 (en) * | 2020-09-30 | 2024-03-12 | Changxin Memory Technologies, Inc. | Method |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60192359A (ja) * | 1984-03-14 | 1985-09-30 | Nec Corp | 半導体メモリ装置 |
JPS6134951A (ja) * | 1984-07-26 | 1986-02-19 | Toshiba Corp | 半導体装置の容量評価用モニタ部 |
NL8403932A (nl) * | 1984-12-24 | 1986-07-16 | Philips Nv | Geintegreerde schakeling met kapaciteiten van verschillende kapaciteitswaarden. |
US4870541A (en) * | 1987-12-16 | 1989-09-26 | Ford Micro Electronics | Shielded bar-cap |
JPH01206642A (ja) * | 1988-02-15 | 1989-08-18 | Fujitsu Ltd | 半導体装置における容量測定パターン及び容量測定方法 |
JPH02213159A (ja) * | 1989-02-13 | 1990-08-24 | Mitsubishi Electric Corp | キャパシタ |
JPH0438862A (ja) * | 1990-06-04 | 1992-02-10 | Nec Corp | 半導体集積回路装置 |
JP2752832B2 (ja) * | 1992-02-24 | 1998-05-18 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
US5322438A (en) * | 1993-06-18 | 1994-06-21 | Silicon Systems, Inc. | Layout scheme for precise capacitance ratios |
GB9317530D0 (en) * | 1993-08-21 | 1993-10-06 | Westland Helicopters | Fusible support devices for rotating shafts |
-
1996
- 1996-05-30 JP JP15901996A patent/JP3182079B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-28 EP EP97108643A patent/EP0810663B1/en not_active Expired - Lifetime
- 1997-05-28 DE DE69733859T patent/DE69733859T2/de not_active Expired - Lifetime
- 1997-05-30 KR KR1019970022293A patent/KR100459017B1/ko not_active IP Right Cessation
- 1997-05-30 US US08/865,442 patent/US5892266A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0810663B1 (en) | 2005-08-03 |
KR100459017B1 (ko) | 2005-02-02 |
EP0810663A1 (en) | 1997-12-03 |
DE69733859D1 (de) | 2005-09-08 |
DE69733859T2 (de) | 2006-03-23 |
KR970077627A (ko) | 1997-12-12 |
JPH09321228A (ja) | 1997-12-12 |
US5892266A (en) | 1999-04-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3182079B2 (ja) | 半導体装置の容量素子の配線構造 | |
JPH0927529A (ja) | 位置合わせ検出用半導体装置 | |
US9947602B2 (en) | IC structure integrity sensor having interdigitated conductive elements | |
US5331305A (en) | Chip network resistor | |
US7663243B2 (en) | Semiconductor memory device comprising pseudo ground pad and related method | |
JPH03138973A (ja) | 半導体集積回路 | |
US7141864B2 (en) | Grouped capacitive element | |
JPS62130551A (ja) | 集積回路 | |
US7130181B2 (en) | Semiconductor device | |
US11928412B2 (en) | Method | |
JP2005038882A (ja) | 半導体装置、及び分圧回路 | |
JP2613941B2 (ja) | 半導体容量素子 | |
JPS6134951A (ja) | 半導体装置の容量評価用モニタ部 | |
JP2515029B2 (ja) | 半導体記憶装置 | |
JP2827721B2 (ja) | 半導体集積回路マスクパターン誤り検出方法 | |
JPH0622271B2 (ja) | 半導体集積回路装置 | |
JPS582059Y2 (ja) | 半導体収納容器 | |
JPH0430452A (ja) | 半導体集積回路装置 | |
JP2002299456A (ja) | 半導体集積回路の配線容量抽出方法 | |
JPH0260148A (ja) | 半導体集積回路装置 | |
JPS5838614Y2 (ja) | 集積回路用基板 | |
JP2682423B2 (ja) | Lsiの複数線幅の配線方法 | |
JPH0230180A (ja) | 半導体メモリ−回路装置 | |
JPH01295441A (ja) | 半導体装置 | |
JPH1074791A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |