JPS594050A - 半導体装置 - Google Patents
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- JPS594050A JPS594050A JP57112995A JP11299582A JPS594050A JP S594050 A JPS594050 A JP S594050A JP 57112995 A JP57112995 A JP 57112995A JP 11299582 A JP11299582 A JP 11299582A JP S594050 A JPS594050 A JP S594050A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 230000002093 peripheral effect Effects 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 description 19
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/528—Geometry or layout of the interconnection structure
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は半導体装置、特に該半導体装置における電線配
線に関する。
線に関する。
(2)技術の背景
LS I (大規模集積回路)は益々大規模化、多ビン
化する傾向にある。この大規模化により電71・11線
の配線長は長くな夛その配λd抵抗は無視し得ないもの
となる。又、前記の多ピン化によシ出力ピン数も大幅に
増大する。この出力ビン数の増大は、周辺回路いわゆる
入力/出力バッファ回路の増加に伴うものであるがこの
うち特に出力バッファ回路の増加は大電流の瞬時的な発
生をもたらすことが多い。例えばパスラインにつながる
複数の出力バッファ回路群の論理が一斉に”fi″から
L#(又はこの逆)に変化する場合、前記電源線には(
し1時的な大電流が流れる。この瞬時的な大電流と前り
じ配線抵抗の積による電圧降下の発生は当然好ましくな
い結果をもたらす。第1 KttJ、前記電源線のうち
グランドレベルのVss電源線は一般に集積回路全体の
基準電位を規定するものであるから、前記の電圧降下の
発生はその基準電位の変動音もたらす結果となる。第2
には、例えば5v電源のTrL回路では、そのH”およ
び′″L″を判定するスレッシ璽ルドレベルが通常2,
4vおよび0.4vであることから、電源レベル側(V
DD電源#jl)では(5−2,4) Vという大きな
マージンがある反面、グランドレベル側(Vss電源#
)テ(0,4−0)Vとマージンが少ない。つまル”L
#を判定する際のマージンが少ない。このような条件下
でもしV8Sとなる。
化する傾向にある。この大規模化により電71・11線
の配線長は長くな夛その配λd抵抗は無視し得ないもの
となる。又、前記の多ピン化によシ出力ピン数も大幅に
増大する。この出力ビン数の増大は、周辺回路いわゆる
入力/出力バッファ回路の増加に伴うものであるがこの
うち特に出力バッファ回路の増加は大電流の瞬時的な発
生をもたらすことが多い。例えばパスラインにつながる
複数の出力バッファ回路群の論理が一斉に”fi″から
L#(又はこの逆)に変化する場合、前記電源線には(
し1時的な大電流が流れる。この瞬時的な大電流と前り
じ配線抵抗の積による電圧降下の発生は当然好ましくな
い結果をもたらす。第1 KttJ、前記電源線のうち
グランドレベルのVss電源線は一般に集積回路全体の
基準電位を規定するものであるから、前記の電圧降下の
発生はその基準電位の変動音もたらす結果となる。第2
には、例えば5v電源のTrL回路では、そのH”およ
び′″L″を判定するスレッシ璽ルドレベルが通常2,
4vおよび0.4vであることから、電源レベル側(V
DD電源#jl)では(5−2,4) Vという大きな
マージンがある反面、グランドレベル側(Vss電源#
)テ(0,4−0)Vとマージンが少ない。つまル”L
#を判定する際のマージンが少ない。このような条件下
でもしV8Sとなる。
かくしてLSIにおいては、電源線(VDT)電源線、
V8S電源線)、とシわけV88電源線に生ずる電圧降
下を極力低減することが望まれる。
V8S電源線)、とシわけV88電源線に生ずる電圧降
下を極力低減することが望まれる。
(3)従来技術と問題点
電源線に生ずる電圧降下を低減するための手法として一
般に二つの方法が提案されている。第1の方法は、電源
線の線幅を拡大し、配線抵抗を小さくすることによって
その電圧降下を小さくしようとするものである。ただし
、この方法では、線幅の拡大という、高集積化に逆行す
る策を採るものであるから、電源線の一方(例えばVs
s Ml、原線)が第1層上に布線されるならば、その
他方(Vn。
般に二つの方法が提案されている。第1の方法は、電源
線の線幅を拡大し、配線抵抗を小さくすることによって
その電圧降下を小さくしようとするものである。ただし
、この方法では、線幅の拡大という、高集積化に逆行す
る策を採るものであるから、電源線の一方(例えばVs
s Ml、原線)が第1層上に布線されるならば、その
他方(Vn。
電源耐)はその層とは別の第2層に布線するという、多
層配線構造を採るのが普通である。
層配線構造を採るのが普通である。
第2の方法は、既述した瞬時的な大電流が発生すること
が予想されるとき、対応する前記出方ビン毎に、動作上
支障のな込範囲で、各々遅延を与えるという方法である
。っまシ、同一タイミングに集中する大電流を時間的に
分散し、全体として電流の振幅を低く抑えるのである。
が予想されるとき、対応する前記出方ビン毎に、動作上
支障のな込範囲で、各々遅延を与えるという方法である
。っまシ、同一タイミングに集中する大電流を時間的に
分散し、全体として電流の振幅を低く抑えるのである。
然し、この方法は遅延のための回路が必要となるから、
LSIとしては最適な方法とは言えない。従って、本発
明は上記第1の方法を前提とするものである。ところが
、この第1の方法のみでは、今後益々大規模化、多ビン
化するLSIに対処するのに不十分である。
LSIとしては最適な方法とは言えない。従って、本発
明は上記第1の方法を前提とするものである。ところが
、この第1の方法のみでは、今後益々大規模化、多ビン
化するLSIに対処するのに不十分である。
(4)発明の目的
本発明は、益々大規模化、多ビン化するLSIに十分対
処可能な電源線を備えた半導体装置を提案することを目
的とするものである。
処可能な電源線を備えた半導体装置を提案することを目
的とするものである。
(5)発明の構成
上記目的を達成するために本発明は、本来の電源線、特
にV88電源線に対し、これと層を異にして補助V88
電源線をさらに設け、同一種の電源線をも多層に配&l
−t°るようにしたことを特徴とするものである。これ
によシ前記本来のVSS電源線の配線抵抗が略%に低減
される。この場合、少なくとも大電流の発生源となる出
力バッファ回路毎に、両VSS電源線を短絡する。
にV88電源線に対し、これと層を異にして補助V88
電源線をさらに設け、同一種の電源線をも多層に配&l
−t°るようにしたことを特徴とするものである。これ
によシ前記本来のVSS電源線の配線抵抗が略%に低減
される。この場合、少なくとも大電流の発生源となる出
力バッファ回路毎に、両VSS電源線を短絡する。
(6)発明の実施例
以下図面によシ本発明ケ説明する。
第1A図は本発明に基づく電源配線がなされた半導体装
置の第1例を部分断面にて示す図である。
置の第1例を部分断面にて示す図である。
本図において、11は半導体チップのペースをなす半導
体基板、12はその表面上に設けられる通常の絶縁膜で
ある。そして、その表面の第1層にはV88電源線13
が設けられ、さらに例えばPSG(ホスホ・シリケート
・グラス)層14f:介して、第2層にはVT)D電源
線15が設けられる。ここまでの構成は、既述した第1
の従来方法と同じである。従って、図中の16が本発明
に基づく補助V88電源線であり、新設のものである。
体基板、12はその表面上に設けられる通常の絶縁膜で
ある。そして、その表面の第1層にはV88電源線13
が設けられ、さらに例えばPSG(ホスホ・シリケート
・グラス)層14f:介して、第2層にはVT)D電源
線15が設けられる。ここまでの構成は、既述した第1
の従来方法と同じである。従って、図中の16が本発明
に基づく補助V88電源線であり、新設のものである。
この第1例においては補助Vss’tM源線16¥原線
VSS電源が413の真上であって且つVDD電源線1
5の置かれた第2層に形成される。一般に、VDDとV
B2間の層間短絡を防ぐため、両市原線13および15
は相互に位置関係をずらしておくのが普通である。かく
してV88電源線の実質配線抵抗は半減する。
VSS電源が413の真上であって且つVDD電源線1
5の置かれた第2層に形成される。一般に、VDDとV
B2間の層間短絡を防ぐため、両市原線13および15
は相互に位置関係をずらしておくのが普通である。かく
してV88電源線の実質配線抵抗は半減する。
第1B図は本発明に基づく電源配線の第2例を示す部分
断面図である。glA図と異なるのは、補助VsS電源
線が、第2層ではなく、PSG層17を介して、第3層
に参照番号18で示す如く布線されることである。この
第2例の利点は、補助V88電源#18t−広く形成で
きることである。
断面図である。glA図と異なるのは、補助VsS電源
線が、第2層ではなく、PSG層17を介して、第3層
に参照番号18で示す如く布線されることである。この
第2例の利点は、補助V88電源#18t−広く形成で
きることである。
上述の説明は部分断面図音用いてなされたのでさらに平
面図を用いて本発明を詳述する。第2図は第1A図の断
面を有する場合を例にとって半導体装置における第1層
での構成例を示す平面図、第3図は8#!、lA図の断
面を有する場合金側にとって半導体装置における第2層
での構成例を示す平面図である。第1層と第2層を分け
て図示したのは、これらを重ねた平面図では第1層の状
態が見えなくなるからである。第2図において、半導体
基板11の内(Ill (図中、一点鎖線で包囲された
内側)には論理回路群(LOGIC)21が配置される
。
面図を用いて本発明を詳述する。第2図は第1A図の断
面を有する場合を例にとって半導体装置における第1層
での構成例を示す平面図、第3図は8#!、lA図の断
面を有する場合金側にとって半導体装置における第2層
での構成例を示す平面図である。第1層と第2層を分け
て図示したのは、これらを重ねた平面図では第1層の状
態が見えなくなるからである。第2図において、半導体
基板11の内(Ill (図中、一点鎖線で包囲された
内側)には論理回路群(LOGIC)21が配置される
。
そして、その外側には該論理回路群21を包囲するよう
に周辺回路群(既述の入力/出力パッフ7回路群であシ
、Ilo、0又はIで示す)22が配置される。ただし
、簡単のために、Ilo、0 、 Iは所々にしか描い
ていない。この周辺回路群22に沿って、すなわち半導
体基板11の周辺に沿って閉ループをなすように布線さ
れるのがV88電源線13である。V8S電源l1J1
3は周辺回路群22に電源供給するのみならず、分岐線
23を通して論理回路群21にも電源供給する。これら
電源は、・ヤッド24を通して外部から供給される。
に周辺回路群(既述の入力/出力パッフ7回路群であシ
、Ilo、0又はIで示す)22が配置される。ただし
、簡単のために、Ilo、0 、 Iは所々にしか描い
ていない。この周辺回路群22に沿って、すなわち半導
体基板11の周辺に沿って閉ループをなすように布線さ
れるのがV88電源線13である。V8S電源l1J1
3は周辺回路群22に電源供給するのみならず、分岐線
23を通して論理回路群21にも電源供給する。これら
電源は、・ヤッド24を通して外部から供給される。
第3図は第2層の様子を示しており、既存のVDD電源
細15に加え、本発明に基づく補助VS8電源線16が
布線される。これら電源線15゜16は共に、周辺回路
群22(第2図)に沿って、すなわち半導体基板110
周辺に沿って、それぞれ閉ループをなすように布線され
る。且つ補助VS8電源線16はV88電源線13 (
m2図)に略ド24と一体になっている。又どラド32
は外部のVDD を源とつなぐためのものである。
細15に加え、本発明に基づく補助VS8電源線16が
布線される。これら電源線15゜16は共に、周辺回路
群22(第2図)に沿って、すなわち半導体基板110
周辺に沿って、それぞれ閉ループをなすように布線され
る。且つ補助VS8電源線16はV88電源線13 (
m2図)に略ド24と一体になっている。又どラド32
は外部のVDD を源とつなぐためのものである。
かくの如く、周辺回路群21の領域内でV88電源線(
13,16)を多層化したのは、本来のVSS電源線1
3が当該領域内にもともと布線されているから、という
理由と、このような多層化によるVSS電源線の配線抵
抗の低減が必要になるのは、周辺回路群21に対しての
み、とシわけその出力バッファ回路(flo、 0 )
に対してのみであへという理由による。このため、補助
V8s電源線16がVSS電源線13に対して単に並行
して布線されるだけでは不十分であシ、少なくとも、こ
れら出力バッフ子回路毎に両軍原線13および16は短
絡されていなければなら々い。そうしないと、配線抵抗
を半減させる効果が生じないからである。
13,16)を多層化したのは、本来のVSS電源線1
3が当該領域内にもともと布線されているから、という
理由と、このような多層化によるVSS電源線の配線抵
抗の低減が必要になるのは、周辺回路群21に対しての
み、とシわけその出力バッファ回路(flo、 0 )
に対してのみであへという理由による。このため、補助
V8s電源線16がVSS電源線13に対して単に並行
して布線されるだけでは不十分であシ、少なくとも、こ
れら出力バッフ子回路毎に両軍原線13および16は短
絡されていなければなら々い。そうしないと、配線抵抗
を半減させる効果が生じないからである。
第3図中、補助V88電源糾16に沿って付された○印
33は、その下方のV8S電源線13と電気的に短絡(
例えばスルーホールを設けて)した部分であることを意
味する。(34は回路群21へVDDを供給するだめの
スルーホールである。)このことを図解的に示したのが
第4Aおよび第4B図である。第4A図は第3図の短絡
33が無い場合の電源VSSに至る等価回路図、第4B
図は第3図の短絡33を設けた場合の電源VS8に至る
等価回路図である。短絡33が無い場合(第4A図)は
、出力バッフ子回路(Iloで示す)からはVS8電源
線13のみを通して電流iが流れ、等価抵抗はRに見え
る。一方、8短絡33が設けられると、両線13及び1
6にi/2ずつ電流が分流し、等価抵抗はR/2に低減
する。24(31)は第2図および第3図に示したVs
S用の・ぐラドである。
33は、その下方のV8S電源線13と電気的に短絡(
例えばスルーホールを設けて)した部分であることを意
味する。(34は回路群21へVDDを供給するだめの
スルーホールである。)このことを図解的に示したのが
第4Aおよび第4B図である。第4A図は第3図の短絡
33が無い場合の電源VSSに至る等価回路図、第4B
図は第3図の短絡33を設けた場合の電源VS8に至る
等価回路図である。短絡33が無い場合(第4A図)は
、出力バッフ子回路(Iloで示す)からはVS8電源
線13のみを通して電流iが流れ、等価抵抗はRに見え
る。一方、8短絡33が設けられると、両線13及び1
6にi/2ずつ電流が分流し、等価抵抗はR/2に低減
する。24(31)は第2図および第3図に示したVs
S用の・ぐラドである。
(7)発明の詳細
な説明したように本発明によれば、電源線、とシわけV
ss電源電源流れるトを時的な大電流に起因するグラン
ドレベルの変動を抑圧でき、誤動作を防止することので
きる半導体装置が実現される。
ss電源電源流れるトを時的な大電流に起因するグラン
ドレベルの変動を抑圧でき、誤動作を防止することので
きる半導体装置が実現される。
第1A図は本発明に基づく電源配線がなされた半導体装
置の第1例を部分断面にて示す図、第1B図は本発明に
基づく電源配線の第2例を示す部分断面図、第2図は第
1A図の断面を有する場合を例にとって半導体装置にお
ける第1層での構成例を示す平面図、第3図はmlA図
の断面を有する場合を例にとって半導体装置における第
2層での構成例を示す平面図、第4A図は第3図の短絡
33が無い場合の電源V8Sに至る等価回路図、第4B
図は第3図の短絡33を設けた場合の電源V88に至る
等価回路図である。 11・・・半導体基板、13・・・V、+8電源線、1
5・・・VT)D電源線、16.18−・・補助Vs8
電源線、21・・・論理回路群、22・・・周辺回路群
、24.3’l・・VSS用のノやラド、32・・・V
DD用のパッド、33・・・短絡、Ilo、0.I・・
・入力/出力・9ツファ回路。 特許出願人 富士通株式会社 /!P、l、許出願代理人 弁理士 背 木 朗 弁理士 西 舘 和 之 弁理士 内 1)幸 男 弁理士 山 口 昭 之 第1A図 第1B図 1宮 第2図 1 第3図 第4A図 手続補正書 昭和58年7り/3日 特許庁長官 若 杉 和夫殿 1、事件の表示 昭和57年 特許願 第112995号2、発明の名称 半導体装置 3、補正をする者 事件との関係 特許出願人 4、代理人 (外 3 名) 5、補正の対象 (1)明細書の「特許請求の範囲」の欄(2)明細書の
「すら明の詳細な説明」の楢(6、補正の内容 (1)明細書の「特FF’T’ iff求の範囲」の欄
を別紙のとおシ補正し、ます。 (2)明細力の「発明の泊’ &fllな説明」の欄を
次のも とおり補正し1す。 (7) 第7頁柴8−9行目 「沿−て閉ループをなす」を「沿って例えは図示の如く
閉ループをなす」と補正し才す。 (イ)第8頁第4行目 「21」を「22Jと補正し−す。 沙)第8頁第9行目 r 21 jをI’ 22.1 ト?ili正シ1−4
−、.7、添付書類の目録 補正特許請求の範囲 1通2、特許請求
の範囲 1、 半導体基板の中央側に配置される論理回路群と、
該半導体基板の周辺側で且つ該論理回路群を包囲する↓
うに配置される周辺回路群と、少なくとも該半導体基板
の周辺に沿って布線される電源線と、前記電源線とは異
なる層に布線される補助電源線とを備え、前記周辺回路
群のうち少なくとも出カバソファ回路を内蔵する周辺回
路に対応する位置で前記電源線と前記補助電源線とが短
絡されていることを特徴とする半導体装置。 233
置の第1例を部分断面にて示す図、第1B図は本発明に
基づく電源配線の第2例を示す部分断面図、第2図は第
1A図の断面を有する場合を例にとって半導体装置にお
ける第1層での構成例を示す平面図、第3図はmlA図
の断面を有する場合を例にとって半導体装置における第
2層での構成例を示す平面図、第4A図は第3図の短絡
33が無い場合の電源V8Sに至る等価回路図、第4B
図は第3図の短絡33を設けた場合の電源V88に至る
等価回路図である。 11・・・半導体基板、13・・・V、+8電源線、1
5・・・VT)D電源線、16.18−・・補助Vs8
電源線、21・・・論理回路群、22・・・周辺回路群
、24.3’l・・VSS用のノやラド、32・・・V
DD用のパッド、33・・・短絡、Ilo、0.I・・
・入力/出力・9ツファ回路。 特許出願人 富士通株式会社 /!P、l、許出願代理人 弁理士 背 木 朗 弁理士 西 舘 和 之 弁理士 内 1)幸 男 弁理士 山 口 昭 之 第1A図 第1B図 1宮 第2図 1 第3図 第4A図 手続補正書 昭和58年7り/3日 特許庁長官 若 杉 和夫殿 1、事件の表示 昭和57年 特許願 第112995号2、発明の名称 半導体装置 3、補正をする者 事件との関係 特許出願人 4、代理人 (外 3 名) 5、補正の対象 (1)明細書の「特許請求の範囲」の欄(2)明細書の
「すら明の詳細な説明」の楢(6、補正の内容 (1)明細書の「特FF’T’ iff求の範囲」の欄
を別紙のとおシ補正し、ます。 (2)明細力の「発明の泊’ &fllな説明」の欄を
次のも とおり補正し1す。 (7) 第7頁柴8−9行目 「沿−て閉ループをなす」を「沿って例えは図示の如く
閉ループをなす」と補正し才す。 (イ)第8頁第4行目 「21」を「22Jと補正し−す。 沙)第8頁第9行目 r 21 jをI’ 22.1 ト?ili正シ1−4
−、.7、添付書類の目録 補正特許請求の範囲 1通2、特許請求
の範囲 1、 半導体基板の中央側に配置される論理回路群と、
該半導体基板の周辺側で且つ該論理回路群を包囲する↓
うに配置される周辺回路群と、少なくとも該半導体基板
の周辺に沿って布線される電源線と、前記電源線とは異
なる層に布線される補助電源線とを備え、前記周辺回路
群のうち少なくとも出カバソファ回路を内蔵する周辺回
路に対応する位置で前記電源線と前記補助電源線とが短
絡されていることを特徴とする半導体装置。 233
Claims (1)
- 1、半導体基板の中央側に配置される論理回路群と、該
半導体基板の周辺側で且つ該論理回路群を包囲するよう
に配置される周辺回路群と、少なくとも該半導体基板の
周辺に沿って閉ループをなすように布線される電源線と
、前記電源線とは異なる層上に布線される補助電源線と
を備え、前記周辺回路群のうち少なくとも出力バッフ子
回路を内蔵する周辺回路に対応する位置毎に、前記電源
線と前記補助電源線とが短絡されていることを特徴とす
る半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57112995A JPS594050A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
EP83303768A EP0103362B1 (en) | 1982-06-30 | 1983-06-29 | Semiconductor device with power lines |
DE8383303768T DE3376169D1 (en) | 1982-06-30 | 1983-06-29 | Semiconductor device with power lines |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57112995A JPS594050A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS594050A true JPS594050A (ja) | 1984-01-10 |
JPH0114705B2 JPH0114705B2 (ja) | 1989-03-14 |
Family
ID=14600783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57112995A Granted JPS594050A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0103362B1 (ja) |
JP (1) | JPS594050A (ja) |
DE (1) | DE3376169D1 (ja) |
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- 1983-06-29 EP EP83303768A patent/EP0103362B1/en not_active Expired
- 1983-06-29 DE DE8383303768T patent/DE3376169D1/de not_active Expired
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EP0103362A3 (en) | 1985-07-03 |
DE3376169D1 (en) | 1988-05-05 |
JPH0114705B2 (ja) | 1989-03-14 |
EP0103362A2 (en) | 1984-03-21 |
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