KR850007719A - 콘덴서 내장형 메모리셀을 갖춘 반도체 메모리장치 및 그 제조방법 - Google Patents

콘덴서 내장형 메모리셀을 갖춘 반도체 메모리장치 및 그 제조방법 Download PDF

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Abstract

내용 없음

Description

콘덴서 내장형 메모리셀을 갖춘 반도체 메로리장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 콘덴서 내장형 메모리셀을 갖춘 반도체 메모리 장치의 실시예의 평면도. 제5도는 제4도의 선(X-X′)을 따라 절단된 반도체 메모리장치의 단면도. 제6a도 및 제6i도는 제5도에 도시된 반도체 메모리장치의 형성을 설명하는 단면도. 제8도는 제6i도에 도시된 반도체 메모리장치의 확대도.
*도면의 주요 부분에 대한 부호의 설명
21 : P형 실리콘 기판, 22피일드실리콘산화물막, 23 : n+형 확산영역, 24 : n+형 확산영역, 25 : 게이트산화물층, 26 : 워어드선 : 제1도전층, 27 : 제1절연막, 28 : 제2도전층, 29 : 아일랜드형도전층, 30 : 제2절연막, 34 : 비트선.

Claims (8)

  1. 기판, 복수의 워어드선, 복수의 비트선 및 각각이 상기 워어드선중의 하나와 상기 비트선중의 하나에 의해 정의되는 교점에 위치되며 전달 트랜지스터 및 콘덴서를 포함하는 복수의 메모리셀로 구성되는 반도체장치에 있어서, 상기 워어드선은 제1 도전층에 의해 형성되며, 상기 각 메모리셀내의 상기 전달트랜지스터는 상기 워어드선중의 하나에 접속되며 상기 제1 도전층에 의해 형성되는 게이트 및 소오스와 드레인 영역으로 이루어지며 상기 각 메모리셀은 상기 전달 트랜지스터의 상기 게이트를 덮는 제1 절연층을 갖고 있으며, 상기 각 메모리셀 내의 상기 콘덴서는 메모리셀 내의 상기 전달 트랜지스터의 상기 소오스 및 드레인 영역중 하나와 접촉하며 상기 제1 절연층을 통하여 상기 전달 트랜지스터의 게이트까지 뻗어있는 제2 도전층, 상기 제1 도전층위에 형성된 제2 절연층 및 상기 제2 절연층까지 뻗어있는 제3도전층으로 이루어지고, 상기 반도체 메모리장치는 더우기 메모리셀내에 전달 트랜지스터의 상기소오스 및 드레인 영역의 타단에 직접 접속되며 그위를 덮는 제1 절연층을 통하여 인접한 전달 트랜지스터의 게이트까지 뻗어있는 부가 도전층을 포함하며, 상기 각 비트선은 상기부가 도전층을 통하여 상기 소오스 및 드레인 영역의 타단에 접속되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 전달 트랜지스터의 소오스 및 드레인 영역의 타단위에 형성되며 그위를 덮는 제1 절연층을 통하여 인접한 전달 트랜지스터의 게이트까지 뻗어있는 상기부가 도전층은 소정의 두께를 가지며 부가 도전층을 통하여 상기 소오스 및 드레인영역의 타단과 상기 비트선을 전기적으로 접속시키는 접촉창을 확실하게 형성하는 소정폭을 갖는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 부가 도전층의 두께는 약 제2도전층과 거의 같은 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 워어드선 각각은 상기 비트선으로 부터 상기 워어드선 각각을 전기적으로 고립시키기 위한 상기 제1 절연층 및 상기 제2 도전층으로 덮여 있는 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 각 메모리셀 내의 상기 제2 도전층 각각은 자신의 워어드선 이외의 인접 워어드선 중의 하나에 까지 뻗어 있는 것을 특징으로 하는 반도체 메모리장치.
  6. 제1항에 있어서, 상기 반도체 메모리장치는, 더우기 각각이 소오스 및 드레인 영역 및 상기 제1 절연층에 의해 전체가 덮여있는 게이트 전극을 갖추고 있는 트랜지스터를 포함하는 주변회로를 포함하고 있으며, 상기소오스 및 드레인 영역은 배선에 직접 접속되는 것을 특징으로하는 반도체 메모리장치.
  7. 기판, 복수의 워어드선, 복수의 비트선 및 각각이 상기 워어드선 및 비트선중의 하나에 의해 정의되는 교점에 위치되며 전달 트랜지스터 및 콘덴서를 포함하는 복수의 메모리셀을 갖춘 반도체 메모리 장치를 제조하는 방법에 있어서, 상기 기판내에 형성된 소오스 및 드레인 영역 및 상기 기판위에 있는 제1 도전층의 게이트 전극을 갖춘 상기 전달 트랜지스터를 형성하는 단계, 전달 트랜지스터 까지 뻗어있으며 상기 전달 트랜지스터의 소오스 및 드레인 영역과 1직접 접촉하여 제1 절연층을 통하여 상기 게이트 전극으로부터 전기적으로 고립된 제2 도전층을 형성하는 단계, 상기 게이트 전극위의 상기 제2 도전층 부분을 제거하되 상기 제2 도전층을 콘덴서 전극 및 아릴랜드형 인더페이스 도전층과 분리시키도록 상기 도전층의 나머지 부분이 상기 게이트 전극까지 뻗어있도록 제거하는 단계, 적어도 상기 콘덴서 전극위에 유전체의 제2 절연층을 형성하는 단계, 적어도 상기 제2 절연층위에 다른 콘덴서 전극으로서 제3 도전층을 형성하는 단계, 자기 정합에 의해 상기 인터페이스 도전층내의 접촉창을 형성하는 단계 및 상기 접촉창부근의 상기 인터페이스 도전층에 접속된 비트선을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리장치를 제조하는 방법.
  8. ※ 참고사항 : 최초출원내용에 의하여 공개하는 것임.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61183952A (ja) * 1985-02-09 1986-08-16 Fujitsu Ltd 半導体記憶装置及びその製造方法
JPH0815206B2 (ja) * 1986-01-30 1996-02-14 三菱電機株式会社 半導体記憶装置
JPH0815207B2 (ja) * 1986-02-04 1996-02-14 富士通株式会社 半導体記憶装置
US4855801A (en) * 1986-08-22 1989-08-08 Siemens Aktiengesellschaft Transistor varactor for dynamics semiconductor storage means
EP0263941B1 (de) * 1986-10-16 1993-11-10 Siemens Aktiengesellschaft Speicherzellenanordnung für dynamische Halbleiterspeicher
JP2602219B2 (ja) * 1987-02-06 1997-04-23 株式会社日立製作所 半導体記憶装置
JP2588732B2 (ja) * 1987-11-14 1997-03-12 富士通株式会社 半導体記憶装置
JPH01129440A (ja) * 1987-11-14 1989-05-22 Fujitsu Ltd 半導体装置
KR910009805B1 (ko) * 1987-11-25 1991-11-30 후지쓰 가부시끼가이샤 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법
JPH06105773B2 (ja) * 1987-12-22 1994-12-21 株式会社東芝 半導体装置
US20010008288A1 (en) * 1988-01-08 2001-07-19 Hitachi, Ltd. Semiconductor integrated circuit device having memory cells
US5374576A (en) * 1988-12-21 1994-12-20 Hitachi, Ltd. Method of fabricating stacked capacitor cell memory devices
JP2590171B2 (ja) * 1988-01-08 1997-03-12 株式会社日立製作所 半導体記憶装置
US5087951A (en) * 1988-05-02 1992-02-11 Micron Technology Semiconductor memory device transistor and cell structure
KR910010167B1 (ko) * 1988-06-07 1991-12-17 삼성전자 주식회사 스택 캐패시터 dram셀 및 그의 제조방법
JP2838412B2 (ja) * 1988-06-10 1998-12-16 三菱電機株式会社 半導体記憶装置のキャパシタおよびその製造方法
US5180683A (en) * 1988-06-10 1993-01-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing stacked capacitor type semiconductor memory device
US5225704A (en) * 1988-07-08 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Field shield isolation structure for semiconductor memory device and method for manufacturing the same
JPH0828427B2 (ja) * 1988-09-14 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
JPH0279463A (ja) * 1988-09-14 1990-03-20 Mitsubishi Electric Corp 半導体記憶装置
JPH0282575A (ja) * 1988-09-19 1990-03-23 Toshiba Corp 半導体装置およびその製造方法
JPH02156566A (ja) * 1988-12-08 1990-06-15 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR920008886B1 (ko) * 1989-05-10 1992-10-10 삼성전자 주식회사 디램셀 및 그 제조방법
US5107320A (en) * 1989-08-09 1992-04-21 National Semiconductor Corporation Method and apparatus for improvement of interconnection capacitance
US5262672A (en) * 1989-08-09 1993-11-16 National Semiconductor Corporation Apparatus for improvement of interconnection capacitance
JPH03104273A (ja) * 1989-09-19 1991-05-01 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JP2528719B2 (ja) * 1989-12-01 1996-08-28 三菱電機株式会社 半導体記憶装置
JP2524862B2 (ja) * 1990-05-01 1996-08-14 三菱電機株式会社 半導体記憶装置およびその製造方法
KR920009748B1 (ko) * 1990-05-31 1992-10-22 삼성전자 주식회사 적층형 캐패시터셀의 구조 및 제조방법
US6002149A (en) * 1990-11-19 1999-12-14 Micron Technology, Inc. Capacitor structures for memory cells
DE4131078A1 (de) * 1990-11-19 1992-05-21 Micron Technology Inc Kondensatorstrukturen fuer dram-zellen
KR920017248A (ko) * 1991-02-18 1992-09-26 문정환 반도체 메모리 소자의 커패시터 제조방법
TW301782B (ko) * 1991-08-16 1997-04-01 Gold Star Electronics
KR960005248B1 (ko) * 1991-10-24 1996-04-23 마쯔시다덴기산교 가부시기가이샤 반도체기억장치 및 그 제조방법
JP2838337B2 (ja) * 1992-03-27 1998-12-16 三菱電機株式会社 半導体装置
JPH07202017A (ja) * 1993-12-28 1995-08-04 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2616706B2 (ja) * 1994-08-04 1997-06-04 日本電気株式会社 半導体装置およびその製造方法
JP3903189B2 (ja) * 1995-03-07 2007-04-11 マイクロン・テクノロジー・インコーポレーテッド Ｄｒａｍ半導体装置
TW375805B (en) * 1997-04-14 1999-12-01 Nanya Technology Co Ltd Process for preparing contact window in the semiconductor device and its structure
US6103611A (en) * 1997-12-18 2000-08-15 Advanced Micro Devices, Inc. Methods and arrangements for improved spacer formation within a semiconductor device
JP3516593B2 (ja) * 1998-09-22 2004-04-05 シャープ株式会社 半導体装置及びその製造方法
US6156603A (en) * 1998-12-01 2000-12-05 United Mircroelectronics Corp. Manufacturing method for reducing the thickness of a dielectric layer
US8895453B2 (en) * 2013-04-12 2014-11-25 Infineon Technologies Ag Semiconductor device with an insulation layer having a varying thickness

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL176415C (nl) * 1976-07-05 1985-04-01 Hitachi Ltd Halfgeleidergeheugeninrichting omvattende een matrix van halfgeleidergeheugencellen, die bestaan uit een veldeffekttransistor en een opslagcapaciteit.
JPS53108392A (en) * 1977-03-04 1978-09-21 Hitachi Ltd Semiconductor device
DE2639039A1 (de) * 1976-08-30 1978-03-02 Siemens Ag Verfahren zur herstellung eines integrierten mos-bausteins mit schaltkreisen, insbesondere speicherzellen, in doppel-silizium-gate-technologie
US4475118A (en) * 1978-12-21 1984-10-02 National Semiconductor Corporation Dynamic MOS RAM with storage cells having a mainly insulated first plate
JPS55154762A (en) * 1979-05-22 1980-12-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor memory
US4376983A (en) * 1980-03-21 1983-03-15 Texas Instruments Incorporated High density dynamic memory cell
JPS58209156A (ja) * 1982-05-31 1983-12-06 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPS602782B2 (ja) * 1982-06-30 1985-01-23 富士通株式会社 半導体記憶装置
JPS602784B2 (ja) * 1982-12-20 1985-01-23 富士通株式会社 半導体記憶装置

Also Published As

Publication number Publication date
JPS60231357A (ja) 1985-11-16
US4754313A (en) 1988-06-28
DE3571895D1 (en) 1989-08-31
EP0161850A1 (en) 1985-11-21
JPH0618257B2 (ja) 1994-03-09
EP0161850B1 (en) 1989-07-26
KR910006507B1 (en) 1991-08-27

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