JP3332123B2 - 入力保護回路及びこれを用いた半導体装置 - Google Patents

入力保護回路及びこれを用いた半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、入力保護回路に関す
る。特に、ダイナミック型メモリに好適な入力保護回路
に関する。
【０００２】
【従来の技術】半導体装置は外部との信号のやりとりを
行うため、通常複数のパッドを有している。このパッド
にはボンディング細線を介して外部リード線に接続され
ている。このパッドに、たとえ高電圧が印加されたとし
ても、チップ内部の半導体素子を破壊せぬよう、通常は
入力保護回路が各パッド毎に設けられている。
【０００３】図８（ａ）に従来の入力保護回路の一例を
示す。Ｐ型半導体基板１００にＮ型拡散層１０１が形成
され、入力パッド１０２はＮ型拡散層１０１に接続され
ている。また、内部回路として、Ｐ型半導体基板１００
にはＮチャネルＭＯＳトランジスタ１０３等が形成され
ている。Ｐ型半導体基板１００とＮ型拡散層１０１とは
ＰＮ接合を構成している。
【０００４】この入力保護回路の動作は以下の通りであ
る。通常の動作においては、入力パッド１０２には最高
でも“Ｈ”の論理レベルに相当する電源電圧（例えば
３．３Ｖ）が印加される程度にとどまる。この時、ＰＮ
接合は逆バイアスであり、電流は流れない。しかし、入
力パッド１０２に高電圧（例えば１０Ｖ）が瞬時的にで
も印加されると、ＰＮ接合に大きな逆バイアス電圧が印
加され、これがブレークダウンを引き起こす。この時、
入力パッド１０２よりＰ型半導体基板１００に電流が流
れ、この結果内部回路には高電圧が印加されない。
【０００５】しかし、図８（ａ）の構成の入力保護回路
には以下のような問題がある。図８（ｂ）に図示したよ
うに、高電圧が入力パッド１０２に印加されると、半導
体基板１００表面に、入力パッド１０２を中心とした等
電位線１０４によって示される電位勾配が発生する。理
由は、半導体基板１００の電気抵抗が比較的大きいため
である。この結果、入力パッド付近に比較的高い電位の
領域が発生し、パッド近傍のＭＯＳトランジスタ１０３
が破壊されてしまうおそれがある。
【０００６】以上の様な問題を回避するためには、入力
保護回路と内部回路とをウェルによって分離すれば良
い。例えばＮ型半導体基板を用い、Ｐ型拡散層によるウ
ェルを入力保護回路と内部回路とで分離すれば良い。し
かし、ダイナミック型メモリにおいて後述するような埋
め込みプレート電極構造を実現する等の場合には基板を
Ｐ型にする必要がある。この場合、３層ウェル構造が必
要となる。
【０００７】図９（ａ）に３層ウェル構造の入力保護回
路を図示する。Ｐ型半導体基板１００にＮ型拡散層から
なるＮウェル１１０が形成され、その中にＰ型拡散層か
らなるＰウェル１１１が形成され、さらにその中にＮ型
拡散層領域１１２が形成されている。Ｎウェル１００は
Ｎ型拡散層領域１１４により電源電位Ｖccに固定され、
Ｐウェル１１１はＰ型拡散層領域１１３により接地電位
パッド１０５に接続されることにより接地電位Ｖssに固
定されている。なお、実際に構成するのであれば、後述
するようにＰウェル１１１中には複数のＮ型拡散層領域
を並べ、寄生バイポーラトランジスタを構成するが、簡
単のため図９には単なるダイオード構成の保護回路を示
した。Ｐウェル１１１とＮ型拡散層領域１１２とでＰＮ
接合を構成している。
【０００８】図９の入力保護回路の動作は以下の通りで
ある。通常の動作においては、入力パッド１０２には最
高でも“Ｈ”の論理レベルに相当する電源電圧が印加さ
れる程度にとどまる。この時、ＰＮ接合は逆バイアスで
あり、電流は流れない。しかし、入力パッド１０２に高
電圧が瞬時的にでも印加されると、ＰＮ接合に大きな逆
バイアス電圧が印加され、これがブレークダウンを引き
起こす。この時、入力パッド１０２よりＰウェル１１１
及びＰ型拡散層領域１１３を介して接地電位パッド１０
５に電流が流れ、この結果内部回路には高電圧が印加さ
れない。
【０００９】しかし、図９（ａ）の入力保護回路には以
下のような問題点がある。すなわち、瞬時的にでも信号
入力パッド１０２に負電圧が印加されると、上述のＰＮ
接合（Ｎ型拡散層領域１１２とＰウェル１１１）には順
バイアスがかかり、接地電位パッド１０５に向けて貫通
電流が流れる。この結果、チップ全体の回路に共用する
ことの多い接地電位が上昇し、内部回路に誤動作が生じ
る原因となる。例えば、入力信号検知回路中の基準電位
発生回路における基準電位が変化してしまい、入力信号
のレベルを誤って検知してしまう等の問題が生じる。
【００１０】これを回避するために非公開の技術である
が、図１０（ａ）に示すように入力パッドと保護回路と
の間にポリシリコンからなる抵抗素子１２１を配置する
ことが考えられる。図１０には図９と同様の部位には同
様の符号を付し、説明を省略する。
【００１１】図１０（ａ）の様に構成することにより、
入力パッドに瞬時的に負電圧が印加されたとしても、抵
抗素子１２１の抵抗及び各部位の寄生容量がＲＣフィル
ターとして作用し、接地電位パッド１０５の接地電位の
変化が抑制される。この結果、基準電位の変化等の問題
点が回避される。
【００１２】ところが、図１０（ｂ）に示すように、Ｅ
ＳＤテスト時の様に、瞬時的な高電圧（図では電圧源１
２３を用いて表示した）が接地電位パッド１０５と入力
パッド１０２間に印加された場合、抵抗素子１２１は細
いポリシリコンパターンからなるため、これが溶融破壊
されてしまう。通常のＥＳＤテストでは３ＫｅＶ程度の
高電圧を印加する。この場合、抵抗素子の抵抗値にも依
るが、典型的には５ｍＡの電流が３ｎｓ程度の期間流れ
る。抵抗素子１２１は、面積を縮小するという必要性が
あるため、最小ピッチの細いポリシリコンパターンから
構成せざるを得ない。したがって、典型的なＥＳＤテス
トによっても抵抗素子１２１が溶融破壊されてしまうこ
とがある。
【００１３】
【発明が解決しようとする課題】以上説明したように、
従来の入力保護回路は瞬時の高電圧により内部回路が破
壊されてしまうという問題、入力パッドから接地電位パ
ッドへの貫通電流のため内部回路が誤動作してしまうと
いう問題等が存在した。これらを解決するためにポリシ
リコンパターンからなる抵抗素子を用いる案もＥＳＤテ
ストにより抵抗素子が破壊されてしまうという問題があ
る。
【００１４】本発明は上記欠点を除去し、上述の全ての
問題点を全て解決する、すなわち内部回路の破壊及び誤
動作を防止し、ＥＳＤテストにおいても破壊されない入
力保護回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、内部回路へ入力される入力信号が供給
される第１の入力パッドと、基準電位が供給される第２
の入力パッドと、第１導電型の半導体基板に形成された
第２導電型の第１及び第２の外側ウェル領域と、前記第
１の外側ウェル領域内に形成された第１導電型の第１の
内側ウェル領域と、前記第２の外側ウェル領域内に形成
された第１導電型の第２の内側ウェル領域と、前記第１
の内側ウェル領域内に形成され、第２導電型の拡散層か
ら構成される拡散抵抗素子と、前記第２の内側ウェル領
域内に形成された少なくとも一つのＰＮ接合を含む入力
保護ダイオード素子とから構成され、前記第１及び第２
の入力パッドの間に、前記拡散抵抗素子と前記入力保護
ダイオード素子とが順に直列に接続され、前記拡散抵抗
素子の前記第１パッド側の端子が前記内部回路に接続さ
れていることを特徴とする入力保護回路を提供する。
【００１６】又、内部回路へ入力される入力信号が供給
される第１の入力パッドと、基準電位が供給される第２
の入力パッドと、第１導電型の半導体基板に形成された
第２導電型の第１及び第２の外側ウェル領域と、前記第
１の外側ウェル領域内に形成された第１導電型の第１の
内側ウェル領域と、前記第２の外側ウェル領域内に形成
された第１導電型の第２の内側ウェル領域と、前記第１
の内側ウェル領域内に形成され、第２導電型の拡散層か
ら構成される拡散抵抗素子と、前記第２の内側ウェル領
域内に形成された少なくとも一つのＰＮ接合を含む入力
保護ダイオード素子とから構成され、前記第１及び第２
の入力パッドの間に、前記入力保護ダイオード素子と前
記拡散抵抗素子とが順に直列に接続され、前記入力保護
ダイオード素子の前記第１パッド側の端子が前記内部回
路に接続されていることを特徴とする入力保護回路を提
供する。
【００１７】
【００１８】
【００１９】
【作用】本発明で提供する手段を用いると、第１の外側
ウェル領域内に逆導電型の第１の内側ウェル領域が存在
し、同様に第２の外側ウェル領域内に逆導電型の第２の
内側ウェル領域か存在し、それぞれ内部に拡散層抵抗素
子及び入力保護ダイオードが形成されている。従って、
入力保護ダイオード素子が半導体基板と二つのＰＮ接合
により電気的に分離されているため、外部から入力パッ
ドに印加される瞬時の高電圧により内部回路が破壊され
てしまうことが無い。また、拡散層抵抗素子が第１及び
第２の入力パッド間に入力保護ダイオードと直列に接続
されているため、貫通電流の問題も生ぜす、この結果、
内部回路が誤動作してしまうという問題も生じない。さ
らに、拡散層抵抗素子が用いられているため、ポリシリ
コンの溶融といった問題も生ぜずＥＳＤテストにも充分
耐えることが出きる。
【００２０】また、通常拡散層抵抗素子はある程度の寄
生容量を有するが、この拡散層抵抗素子が第２の入力パ
ッドである基準電源パッドに接続されている場合には、
第１の入力パッドである信号入力パッドから見た内部容
量（入力容量）が増加しないため、高速な信号のやりと
りが可能となる。
【００２１】さらに、複数の信号入力パッドにそれぞれ
対応した複数の入力保護回路を有する場合、上述の拡散
層抵抗素子は全ての入力保護回路につき共用することが
可能となる。この結果、大幅なパターン面積の削減が達
成できる。
【００２２】
【実施例】以下、図面を参照して、本発明の入力保護回
路及びこれを用いた半導体装置の実施例を説明する。図
１に本発明の第１の実施例に係る入力保護回路の断面図
を示す。Ｐ型半導体基板１０は入力保護部と内部回路部
とに分かれ、図１には両者を分離して図示している。ま
た、この半導体装置は信号入力パッド１、接地電位Ｖss
が供給される接地電位パッド２及び電源電位Ｖccが供給
される電源電位パッド３を有しこれらパッドは半導体基
板１０表面に形成されているが、図面の簡略化のため、
便宜上、図１にはこれらパッドを基板上方に離して記載
している。以下、入力保護部内の構成について述べる。
Ｐ型半導体基板１０中には、Ｎ型拡散層からなる外側Ｎ
ウェル１１及びその中に形成されたＰ型拡散層からなる
内側Ｐウェル１２と、同じくＮ型拡散層からなる外側Ｎ
ウェル１３及びその中に形成されたＰ型拡散層からなる
内側Ｐウェル１４とからそれぞれ電気的に分離されて形
成されている。外側Ｎウェル１１はＮ型拡散層領域１５
により電源電位Ｖccに設定されている。Ｐ型拡散層領域
１６及びＮ型拡散層からなる抵抗素子１７は内側Ｐウェ
ル１２内に形成され、ともに入力パッド１に接続されて
いる。外側Ｎウェル１３はＮ型拡散層領域１８によりＶ
ccに設定され、内側Ｎウェル１４はＰ型拡散層領域１９
によりＶssに設定されている。また、抵抗素子１７の他
端が接続されたＮ型拡散層領域２２は同じくＮ型拡散層
領域である２０、２１と所定の間隔を空けて配置されて
いる。Ｎ型拡散層領域２０はＶssに、２１はＶccに設定
されている。続いて内部回路部について述べる。内部回
路部にはＭＯＳトランジスタ２３等が形成されており、
このＭＯＳトランジスタのゲート電極が信号入力パッド
１と接続されている。
【００２３】この様に、第１の実施例は、信号入力パッ
ド１である第１の入力パッドと、接地電位パッド２であ
る第２の入力パッドと、Ｐ型の半導体基板に形成したＮ
型の第１及び第２の外側Ｎウェル領域１１、１３と、第
１の外側ウェル領域内に形成されたＰ型の第１の内側Ｐ
ウェル領域１２と、第２の外側ウェル領域内に形成され
たＰ型の第２の内側Ｐウェル領域１４と、第１の内側Ｐ
ウェル領域１２内に形成され、Ｎ型の拡散層から構成さ
れる拡散抵抗素子１７と、第２の内側Ｐウェル領域１４
内に形成された少なくとも一つのＰＮ接合（Ｎ型拡散層
領域２２と内側Ｐウェル１４から構成されるＰＮ接合）
を含む入力保護ダイオード素子とから構成され、第１及
び第２の入力パッド１、２の間に、拡散抵抗素子１７と
入力保護ダイオード素子（ＰＮ接合）とが直列に接続さ
れてなる。
【００２４】多重ウェルの具体的な寸法を挙げると、例
えば、外側Ｎウェル１１、１３の深さは８μｍ、内側Ｐ
ウェルの深さは２μｍ、Ｎ・Ｐ型拡散層領域１５、１
６、１７、１８、１９、２０、２１及び２２の深さは
０．２μｍである。又、抵抗素子１７の抵抗値は５００
Ｍオームである。図１においてはＮ型拡散層領域１５、
１８はウェルの両端にあるように図示されているが、実
際にはリング状にウェル外周をとりまいている。また、
Ｐ型拡散層領域１９も同様にリング状に内側Ｐウェル１
４の外周をとりまいている。
【００２５】本実施例によると、外側Ｎウェル領域１１
内に逆導電型の内側Ｐウェル領域１２が存在し、同様に
外側ウェル領域１３内に逆導電型の内側Ｐウェル領域１
４が存在し、それぞれ内部に拡散層抵抗素子１７及び入
力保護ダイオードが形成されている。従って、入力保護
ダイオード素子が半導体基板と二つのＰＮ接合により電
気的に分離されているため、外部から入力パッドに印加
される瞬時の高電圧により内部回路が破壊されてしまう
ことが無い。また、拡散層抵抗素子が第１及び第２の入
力パッド間に入力保護ダイオードと直列に接続されてい
るため、貫通電流の問題も生ぜす、この結果、内部回路
が誤動作してしまうという問題も生じない。さらに、拡
散層抵抗素子が用いられているため、ポリシリコンの溶
融といった問題も生ぜずＥＳＤテストにも充分耐えるこ
とが出きる。
【００２６】ところで、図１に示した如く、内側Ｐウェ
ル１４内にはＮ型拡散層領域２２と所定の間隔を空けて
配置されたＮ型拡散層領域２０、２１が形成され、Ｎ型
拡散層領域２０はＶssに、２１はＶccに設定されてい
る。これらは寄生バイポーラトランジスタを積極的に設
けるためにあり、この寄生バイポーラトランジスタを含
めた等価回路図は図２（ａ）の通りとなる。図に示した
符号はそれぞれ対応する図１におけるパッド及び拡散層
領域である。この様に、信号入力パッドに印加される電
位に応じて、両バイポーラトランジスタ２４、２５が動
作するため、単なるダイオード素子よりも入力電位に対
する保護特性が良い。すなわち、入力電位か正側、負側
の何れに大幅に振れても、電流を流すことが可能にな
り、より内部回路の保護が図れる。
【００２７】図２（ｂ）に抵抗素子１７とその周辺の平
面図を示す。図が煩雑になるのを防ぐため、拡散層領域
１５、１６は省略してある。図示したように、抵抗素子
１７は蛇行したＮ型拡散層領域の細線により構成されて
いる。シート抵抗が例えば１Ｋオーム／□とし、線幅を
０．８μｍとすると、５００Ｍオームの抵抗値を得るた
めには４００ｍｍの長さが必要である。パターン面積を
縮小するためＮ型拡散層領域を蛇行させているのであ
る。
【００２８】続いて、図３に本発明の第２の実施例に係
る入力保護回路の断面図を示す。第１の実施例と同様
に、Ｐ型半導体基板１０は入力保護部と内部回路部とに
分かれ、図３には両者を分離して図示している。便宜
上、図３にはパッド１、２、３を基板上方に離して記載
しているが理由は図１と同様である。以下、入力保護部
内の構成について述べる。Ｐ型半導体基板１０中には、
Ｎ型拡散層からなる外側Ｎウェル１１及びその中に形成
されたＰ型拡散層からなる内側Ｐウェル１２と、同じく
Ｎ型拡散層からなる外側Ｎウェル１３及びその中に形成
されたＰ型拡散層からなる内側Ｐウェル１４とからそれ
ぞれ電気的に分離されて形成されている。外側Ｎウェル
１１はＮ型拡散層領域１５により電源電位Ｖccに設定さ
れている。Ｐ型拡散層領域１６及びＮ型拡散層からなる
抵抗素子１７は内側Ｐウェル１２内に形成され、抵抗素
子１７の一端は接地電位パッド２に接続されている。外
側Ｎウェル１３はＮ型拡散層領域１８によりＶccに設定
され、内側Ｎウェル１４はＰ型拡散層領域１９により抵
抗素子１７の他端と接続されている。Ｎ型拡散層領域２
２は信号入力パッド１と接続され、同じくＮ型拡散層領
域である２０、２１と所定の間隔を空けて配置されてい
る。Ｎ型拡散層領域２０はＶssに、２１はＶccに設定さ
れている。続いて内部回路部について述べる。内部回路
部にはＭＯＳトランジスタ２３等が形成されており、こ
のＭＯＳトランジスタのゲート電極が信号入力パッド１
と接続されている。
【００２９】この様に、第２の実施例の構成によって
も、信号入力パッド１である第１の入力パッドと、接地
電位パッド２である第２の入力パッドと、Ｐ型の半導体
基板に形成したＮ型の第１及び第２の外側Ｎウェル領域
１１、１３と、第１の外側ウェル領域内に形成されたＰ
型の第１の内側Ｐウェル領域１２と、第２の外側ウェル
領域内に形成されたＰ型の第２の内側Ｐウェル領域１４
と、第１の内側Ｐウェル領域１２内に形成され、Ｎ型の
拡散層から構成される拡散抵抗素子１７と、第２の内側
Ｐウェル領域１４内に形成された少なくとも一つのＰＮ
接合（Ｎ型拡散層領域２２と内側Ｐウェル１４から構成
されるＰＮ接合）を含む入力保護ダイオード素子とから
構成され、第１及び第２の入力パッド１、２の間に、拡
散抵抗素子１７と入力保護ダイオード素子（ＰＮ接合）
とが直列に接続されてなる。
【００３０】多重ウェルの具体的な寸法は第１の実施例
とほぼ同様のため、説明を省略する。また、図１におい
てはＮ型拡散層領域１５、１８はウェルの両端にあるよ
うに図示されているが、実際にはリング状にウェル外周
をとりまいている。さらに、Ｐ型拡散層領域１９も同様
にリング状に内側Ｐウェル１４の外周をとりまいてい
る。
【００３１】第２の実施例によっても、外側Ｎウェル領
域１１内に逆導電型の内側Ｐウェル領域１２が存在し、
同様に外側ウェル領域１３内に逆導電型の内側Ｐウェル
領域１４が存在し、それぞれ内部に拡散層抵抗素子１７
及び入力保護ダイオードが形成されている。従って、入
力保護ダイオード素子が半導体基板と二つのＰＮ接合に
より電気的に分離されているため、外部から入力パッド
に印加される瞬時の高電圧により内部回路が破壊されて
しまうことが無い。また、拡散層抵抗素子が第１及び第
２の入力パッド間に入力保護ダイオードと直列に接続さ
れているため、貫通電流の問題も生ぜす、この結果、内
部回路が誤動作してしまうという問題も生じない。さら
に、拡散層抵抗素子が用いられているため、ポリシリコ
ンの溶融といった問題も生ぜずＥＳＤテストにも充分耐
えることが出きる。
【００３２】さらに、第１の実施例には無い第２の実施
例特有の効果として、以下の点が挙げられる。すなわ
ち、通常拡散層抵抗素子はある程度の寄生容量を有する
が、この拡散層抵抗素子が第２の入力パッドである基準
電源パッドに接続されているため、第１の入力パッドで
ある信号入力パッドから見た内部容量（入力容量）が増
加しないため、高速な信号のやりとりが可能となる。従
って、ダイナミック型メモリのアドレス供給端子や各種
制御信号端子として用いるのが望ましい。
【００３３】ところで、図３に示した如く、内側Ｐウェ
ル１４内にはＮ型拡散層領域２２と所定の間隔を空けて
配置されたＮ型拡散層領域２０、２１が形成されてい
る。Ｎ型拡散層領域２０はＶssに、２１はＶccに設定さ
れている。これらは寄生バイポーラトランジスタを積極
的に設けるためにあり、この寄生バイポーラトランジス
タを含めた等価回路図は図４（ａ）の通りとなる。図に
示した符号はそれぞれ対応する図１におけるパッド及び
拡散層領域である。この様に、信号入力パッドに印加さ
れる電位に応じて、両バイポーラトランジスタ２４、２
５が動作するため、単なるダイオード素子よりも入力電
位に対する保護特性が良い。すなわち、入力電位か正
側、負側の何れに大幅に振れても、電流を流すことが可
能になり、より内部回路の保護が図れることは図２を用
いて説明した通りである。
【００３４】図４（ｂ）に内部回路の中でも直接信号入
力パッド１に接続されている入力電位検出回路の回路構
成を示す。すなわち、信号入力パッド１は上述した入力
保護回路４に接続されており、さらに比較回路６の一入
力端子に接続されている。また、比較回路６の他の入力
端子には参照電位発生回路（基準電位発生回路）５の出
力である参照電位（基準電位）が接続されている。信号
ＩＮは比較回路６の出力であり、信号入力パッド１に与
えられた電位に応じた論理信号である。図２（ｂ）に示
した回路構成では高感度・高速な入力信号の検出を行え
るが、参照電位発生回路を用いるため、接地電位の振れ
等に大きな影響を受け、接地電位の変動により検出レベ
ルが変動してしまう。しかし、本実施例では、このよう
な問題を避けることができる。従って、図４（ｂ）に示
した入力電位検出回路は上述の第２の実施例と併せて高
速な入力回路を構成するために非常に好適である。
【００３５】続いて、本発明を半導体記憶装置に適用し
た第３の実施例について図５〜図７を用いて説明する。
図５に本発明を用いた６４ＭビットＤＲＡＭの全体回路
配置を示す。すなわち、長方形状の半導体チップは大き
く４分割されており、それぞれの分割部にダイナミック
型メモリセルを行列状に配置してなる４個のメモリセル
アレイ（16M Core Block 0,1,2,3、以下コアブロックＣ
Ｂ０、１、２、３と略記する）をそれぞれ配置し、それ
ぞれの間に各種の周辺回路を配置している。ＣＢ０とＣ
Ｂ１との間及びＣＢ２とＣＢ３との間には昇圧回路VPP
Pump、データマルチプレクサMUX、データインバッファD
IB 、カラムリダンダンシ置き換え用ヒューズCFUSE 、
参照電位発生回路VREF等が配置されている。また、ＣＢ
０とＣＢ２との間には入出力バッファI/O bufferが、Ｃ
Ｂ１とＣＢ３との間にはアドレスバッファAddressbuffe
r、ロウ系制御回路RAS series等が配置されている。
【００３６】入出力バッファI/O buffer及びアドレスバ
ッファAddress bufferは複数の複数の信号入力パッド及
び複数の基準電源パッドを列状に配置したパッド列の両
側に配置されている。図６には、一例として、入出力バ
ッファを例にとり、一部を拡大したものである。入出力
バッファは列状に配置した複数のパッド５０と、これら
パッドの両端に配置され、対応するパッド５０に接続さ
れたた入力保護バイポーラトランジスタ（若しくは保護
ダイオード）５１、５２と、パッド列と両側にこれと平
行に配置され、各保護素子５１、５２と接続されたデー
タバス５３、５４と、抵抗素子１７を含む抵抗部位５５
から構成される。入力保護回路の構成は第２の実施例と
同様に、抵抗素子の一端は接地電位パッドにデータバス
を介して接続されており、抵抗素子の他端はかく保護素
子のウェル領域に接続されている。
【００３７】以上のように構成することにより、複数の
信号入力パッドにそれぞれ対応した複数の入力保護回路
につき、上述の拡散層抵抗素子は全ての入力保護回路に
おいて共用することが可能となる。この結果、大幅なパ
ターン面積の削減が達成できる。特に、ごく狭い領域に
パッド列を配置する様な場合（上述の様なセンターパッ
ド構成の半導体メモリ）に適用するのが好適である。
【００３８】続いて、本実施例の半導体記憶装置の断面
図を示す。メモリセルは１トランジスタ（Ｔｒ）・１キ
ャパシタ（ＴＣ）のダイナミック型メモリセルであり、
キャパシタはトレンチ構造をとっている。このメモリセ
ルは埋め込みプレート電極構造であり、キャパシタの対
抗電極（選択トランジスタに接続され電荷の蓄積を行う
電極とは反対側の電極）はトレンチ底部より拡散したボ
ール状の拡散層領域を隣接するセル毎に接続し、プレー
ト電極配線ＰＬを形成している。この結果、メモリセル
ブにおいては、半導体基板表面にプレート電極が表れて
こないため、平坦化が非常に容易であり、上層配線の断
線が少なく、信頼性の非常に高いダイナミック型メモリ
を提供することができる。本発明の入力保護回路４を用
いると、プレート電極配線ＰＬと抵抗素子１７及び保護
素子５８とは多重ウェルにて電気的に分離してあるた
め、パッドに与える電位の変動がプレート電極配線ＰＬ
等に伝達しにくくなる。この結果、さらに信頼性の高い
ダイナミック型メモリを提供することができる。なお、
通常基板は所定の負電位に設定されている。
【００３９】以上、第１、第２、第３の実施例を用いて
本発明を説明したが、本発明は上述の実施例の範囲に限
られること無く、主旨を逸脱しない範囲内で種々の変更
が可能であることは言うまでもない。例えば、トランジ
スタの導電型を全て逆にすることも可能であるし、接地
電位パッドの替わりに基板電位発生回路の出力を接続し
ても良い。
【００４０】
【発明の効果】以上説明したように、本発明により、内
部回路の破壊及び誤動作を防止し、ＥＳＤテストにおい
ても破壊されない入力保護回路を提供することが可能と
なる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第１の実施例の等価回路図及びパター
ン図である。
【図３】本発明の第２の実施例を示す断面図である。
【図４】本発明の第２の実施例をの等価回路図及び入力
信号検出回路の回路図である。
【図５】本発明の第３の実施例を示す平面図である。
【図６】本発明の第３の実施例を示す平面図の拡大図で
ある。
【図７】本発明の第３の実施例を示す断面図である。
【図８】従来の入力保護回路の断面図及び平面図であ
る。
【図９】従来の別の入力保護回路の断面図である。
【図１０】従来のさらに別の入力保護回路の断面図であ
る。
【符号の説明】
１、２、３ 入力パッド １０ 半導体基板 １１、１２、１３、１４ ウェル領域 １５、１６、１８、１９、２０、２１、２２ 拡散層
領域 １７ 抵抗素子 ２３ ＭＯＳトランジスタ Ｖcc 電源電位 Ｖss 接地電位
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/822 H01L 27/04 H01L 27/06

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 内部回路へ入力される入力信号が供給さ
    れる第１の入力パッドと、 基準電位が供給される第２の入力パッドと、 第１導電型の半導体基板に形成された第２導電型の第１
    及び第２の外側ウェル領域と、 前記第１の外側ウェル領域内に形成された第１導電型の
    第１の内側ウェル領域と、 前記第２の外側ウェル領域内に形成された第１導電型の
    第２の内側ウェル領域と、 前記第１の内側ウェル領域内に形成され、第２導電型の
    拡散層から構成される拡散抵抗素子と、 前記第２の内側ウェル領域内に形成された少なくとも一
    つのＰＮ接合を含む入力保護ダイオード素子とから構成
    され、 前記第１及び第２の入力パッドの間に、前記拡散抵抗素
    子と前記入力保護ダイオード素子とが順に直列に接続さ
    れ、前記拡散抵抗素子の前記第１パッド側の端子が前記
    内部回路に接続されていることを特徴とする入力保護回
    路。
  2. 【請求項２】 内部回路へ入力される入力信号が供給さ
    れる第１の入力パッドと、 基準電位が供給される第２の入力パッドと、 第１導電型の半導体基板に形成された第２導電型の第１
    及び第２の外側ウェル領域と、 前記第１の外側ウェル領域内に形成された第１導電型の
    第１の内側ウェル領域と、 前記第２の外側ウェル領域内に形成された第１導電型の
    第２の内側ウェル領域と、 前記第１の内側ウェル領域内に形成され、第２導電型の
    拡散層から構成される拡散抵抗素子と、 前記第２の内側ウェル領域内に形成された少なくとも一
    つのＰＮ接合を含む入 力保護ダイオード素子とから構成
    され、 前記第１及び第２の入力パッドの間に、前記入力保護ダ
    イオード素子と前記拡散抵抗素子とが順に直列に接続さ
    れ、前記入力保護ダイオード素子の前記第１パッド側の
    端子が前記内部回路に接続されていることを特徴とする
    入力保護回路。
  3. 【請求項３】 内部回路へ入力される信号が供給される
    複数の信号入力パッド及び基準電位が供給される基準電
    源パッドが列状に配置され、これらの複数の信号入力パ
    ッドにそれぞれ対応した複数の入力保護回路を有し、 この複数の入力保護回路は、 第１導電型の半導体基板に形成された第２導電型の第１
    の外側ウェル領域と、 この第１の外側ウェル領域内に形成された第１導電型の
    第１の内側ウェル領域と、 この第１の内側ウェル領域内に形成された第２導電型の
    拡散層から構成される拡散抵抗素子と、 前記半導体基板に形成した前記複数の信号入力パッドに
    それぞれ対応した第２導電型の複数の第２の外側ウェル
    領域と、 前記複数の第２の外側ウェル領域内にそれぞれ形成され
    た第１導電型の複数の第２の内側ウェル領域と、 前記複数の第２の内側ウェル領域内にそれぞれ形成さ
    れ、前記第２の内側ウェル領域内に形成されたＰ側拡散
    領域により構成された少なくとも一つのＰＮ接合を含む
    複数の入力保護ダイオード素子とから構成され、 前記複数の第２の内側ウェル領域には前記基準電源パッ
    ドより前記拡散抵抗素子を介して基準電源電圧が与えら
    れ、前記入力保護ダイオード素子の前記Ｐ型拡散領域が
    前記内部回路に接続されていることを特徴とする半導体
    装置。
  4. 【請求項４】 長方形状の第１導電型の半導体基板を４
    分割し、それぞれの分割部にメモリセルを行列状に配置
    してなる第１、第２、第３及び第４のメモリセルアレイ
    をそれぞれ配置し、前記第１及び前記第２のメモリセル
    アレイの間及び前記第３及び前記第４のメモリセルアレ
    イ間に内部回路へ入力される信号が供給される複数の信
    号入力パッド及び基準電位が供給される複数の基準電源
    パッドを列状に配置し、これらの複数の信号入力パッド
    にそれぞれ対応した複数の入力保護回路を有する半導体
    装置において、 この複数の入力保護回路は、 前記半導体基板に形成された第２導電型の第１の外側ウ
    ェル領域と、 この第１の外側ウェル領域内に形成された第１導電型の
    第１の内側ウェル領域と、 この第１の内側ウェル領域内に形成された第２導電型の
    拡散層から構成される拡散抵抗素子と、 前記半導体基板に形成された前記複数の信号入力パッド
    にそれぞれ対応した第２導電型の複数の第２の外側ウェ
    ル領域と、 前記複数の第２の外側ウェル領域内にそれぞれ形成され
    た第１導電型の複数の第２の内側ウェル領域と、 前記複数の第２の内側ウェル領域内にそれぞれ形成さ
    れ、前記第２の内側ウェル領域内に形成されたＰ側拡散
    領域により構成された少なくとも一つのＰＮ接合を含む
    複数の入力保護ダイオード素子とから構成され、 前記複数の第２の内側ウェル領域には前記基準電源パッ
    ドより前記拡散抵抗素子を介して基準電源電圧が与えら
    れ、前記入力保護ダイオード素子の前記Ｐ型拡散領域が
    前記内部回路に接続されていることを特徴とする半導体
    装置。
  5. 【請求項５】 前記メモリセルは埋め込みプレート電極
    構造を有するダイナミック型メモリセルであることを特
    徴とする請求項４記載の半導体装置。
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