JPH0472914A - 電界効果トランジスタ回路 - Google Patents
電界効果トランジスタ回路Info
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- JPH0472914A JPH0472914A JP2184012A JP18401290A JPH0472914A JP H0472914 A JPH0472914 A JP H0472914A JP 2184012 A JP2184012 A JP 2184012A JP 18401290 A JP18401290 A JP 18401290A JP H0472914 A JPH0472914 A JP H0472914A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018535—Interface arrangements of Schottky barrier type [MESFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は電界効果トランジスタ(以下、FET)回路に
関するもので、特にDirectCoupled F
ET Logic(以下、DCFL)回路に使用され
るものである。
関するもので、特にDirectCoupled F
ET Logic(以下、DCFL)回路に使用され
るものである。
(従来の技術)
従来、ガリウム・ヒ素を用いる金属−半導体FET (
以下、GaAs−MESFET)を使用した高速論理回
路は、高速性、低消費電力性という特徴が注目され、着
実に開発が進められている。しかし、G a A s
−M E S F E Tは、シリコン(S【)バイポ
ーラ素子を使用したEmitter Coupled
Logic(以下、ECL)等の論理回路と比較し
て負荷駆動能力が劣っていることか知られ゛ている。こ
のため、負荷が大きい場合には、バッファ回路を付加し
て負荷駆動能力を大きくすることが一般に行われている
。例えば、DCFL回路を用いるインバータ回路の場合
には、第8図に示すように、GaAs−MESFETQ
+ 、Q2に因り構成されるインバータ回路801に、
GaAsMES FETQ:+ 、Q4に因り構成され
るプッシュプル(Pu s h−Pu 11)形バッフ
ァ回路802が付加されている。ここで、GaASM
E S F E T Q 5 、 Q 6は、次段の
ロジックとなるインバータ回路803である。
以下、GaAs−MESFET)を使用した高速論理回
路は、高速性、低消費電力性という特徴が注目され、着
実に開発が進められている。しかし、G a A s
−M E S F E Tは、シリコン(S【)バイポ
ーラ素子を使用したEmitter Coupled
Logic(以下、ECL)等の論理回路と比較し
て負荷駆動能力が劣っていることか知られ゛ている。こ
のため、負荷が大きい場合には、バッファ回路を付加し
て負荷駆動能力を大きくすることが一般に行われている
。例えば、DCFL回路を用いるインバータ回路の場合
には、第8図に示すように、GaAs−MESFETQ
+ 、Q2に因り構成されるインバータ回路801に、
GaAsMES FETQ:+ 、Q4に因り構成され
るプッシュプル(Pu s h−Pu 11)形バッフ
ァ回路802が付加されている。ここで、GaASM
E S F E T Q 5 、 Q 6は、次段の
ロジックとなるインバータ回路803である。
しかしながら、前記第3図に示すような回路では、例え
ばGaAs MESFETQ2のゲート電位V1Nが
0レベル(以下、LOWレベル)になった時、GaAs
−MESFETQ2 。
ばGaAs MESFETQ2のゲート電位V1Nが
0レベル(以下、LOWレベル)になった時、GaAs
−MESFETQ2 。
Q4はオフ状態となるため、GaAs
MESFETQ、のゲート電位は電源電位VDD近くま
で上り、GaAs−MESFETQ3はオン状態となる
。このため、出力電位V。UTはルベル(以下、Hig
hレベル)となるが、このHighレベルは、次段のイ
ンバータ回路803のG a A s −M E S
F E T Q 5のショットキ電圧(0,6〜0.7
V)で制限されるため、G a A s −M E S
F E T Q 3のゲート拳ソース間電圧VCSが
大きくなり、式(1)に示すような多量のドレイン電流
I、が流れてしまう。即ち、この電流I、は、G a
A s −M E S F E T Q sのゲート電
極からソース電極へショットキー接合を通して流れるた
め、結果として低消費電力性というGaAs−MESF
ETの特徴の一つを失ってしまうことになる。
で上り、GaAs−MESFETQ3はオン状態となる
。このため、出力電位V。UTはルベル(以下、Hig
hレベル)となるが、このHighレベルは、次段のイ
ンバータ回路803のG a A s −M E S
F E T Q 5のショットキ電圧(0,6〜0.7
V)で制限されるため、G a A s −M E S
F E T Q 3のゲート拳ソース間電圧VCSが
大きくなり、式(1)に示すような多量のドレイン電流
I、が流れてしまう。即ち、この電流I、は、G a
A s −M E S F E T Q sのゲート電
極からソース電極へショットキー接合を通して流れるた
め、結果として低消費電力性というGaAs−MESF
ETの特徴の一つを失ってしまうことになる。
I 、 −K (VGS VTH) 2− (1)但
し、Kは定数、VTHは閾値電圧とする。
し、Kは定数、VTHは閾値電圧とする。
(発明が解決しようとする課題)
このように、従来は、GaAs
MESFETを使用した論理回路が注目されていたが、
この論理回路は、負荷駆動能力に劣っているため、バッ
ファ回路を付加しなけらばならず、又これを付加した場
合には、低消費電力性というGaAs−MESFETの
特徴の一つを失ってしまう欠点があった。
この論理回路は、負荷駆動能力に劣っているため、バッ
ファ回路を付加しなけらばならず、又これを付加した場
合には、低消費電力性というGaAs−MESFETの
特徴の一つを失ってしまう欠点があった。
本発明は、上記欠点を解決すべくなされたちのであり、
G a A s −M E S F E Tの低消費電
力性という特性を損なうことなく、負荷駆動能力に優れ
た電界効果トランジスタ回路を提供することを目的とす
る。
G a A s −M E S F E Tの低消費電
力性という特性を損なうことなく、負荷駆動能力に優れ
た電界効果トランジスタ回路を提供することを目的とす
る。
[発明の構成]
(課題を解決するための手段)
上記目的を達成するために、本発明の電界効果トランジ
スタ回路は、ドレインが第1の電位供給源に接続され、
ゲートとソースが共通接続される第1の電界効果トラン
ジスタと、ドレインが前記第1の電界効果トランジスタ
のゲートとソースの接続点に接続され、ソースが第2の
電位供給源に接続され、ゲートが入力端子に接続される
第2の電界効果トランジスタと、ゲートが前記第1の電
界効果トランジスタのゲートとソースの接続点に接続さ
れ、ソースが出力端子に接続される第3の電界効果トラ
ンジスタと、ドレインが前記出力端子に接続され、ソー
スが前記第2の電位供給源に接続され、ゲートが前記入
力端子に接続される第4の電界効果トランジスタと、前
記第1の電位供給源と前記第3の電界効果トランジスタ
のドレインとの間に接続される電流制限素子とを有して
いる。
スタ回路は、ドレインが第1の電位供給源に接続され、
ゲートとソースが共通接続される第1の電界効果トラン
ジスタと、ドレインが前記第1の電界効果トランジスタ
のゲートとソースの接続点に接続され、ソースが第2の
電位供給源に接続され、ゲートが入力端子に接続される
第2の電界効果トランジスタと、ゲートが前記第1の電
界効果トランジスタのゲートとソースの接続点に接続さ
れ、ソースが出力端子に接続される第3の電界効果トラ
ンジスタと、ドレインが前記出力端子に接続され、ソー
スが前記第2の電位供給源に接続され、ゲートが前記入
力端子に接続される第4の電界効果トランジスタと、前
記第1の電位供給源と前記第3の電界効果トランジスタ
のドレインとの間に接続される電流制限素子とを有して
いる。
また、ドレインが第1の電位供給源に接続され、ゲート
とソースが共通接続される第1の電界効果トランジスタ
と、ドレインが前記第1の電界効果トランジスタのゲー
トとソースの接続点に接続され、ソースが第2の電位供
給源に接続され、ゲートが入力端子に接続される第2の
電界効果トランジスタと、ゲートが前記入力端子に接続
され、ソースが出力端子に接続される第3の電界効果ト
ランジスタと、ゲートが前記第1の電界効果トランジス
タのゲートとソースの接続点に接続され、ソースが前記
第2の電位供給源に接続され、ドレインが前記出力端子
に接続される第4の電界効果トランジスタと、前記第1
の電位供給源と前記第3の電界効果トランジスタのドレ
インとの間に接続される電流制限素子とを有している。
とソースが共通接続される第1の電界効果トランジスタ
と、ドレインが前記第1の電界効果トランジスタのゲー
トとソースの接続点に接続され、ソースが第2の電位供
給源に接続され、ゲートが入力端子に接続される第2の
電界効果トランジスタと、ゲートが前記入力端子に接続
され、ソースが出力端子に接続される第3の電界効果ト
ランジスタと、ゲートが前記第1の電界効果トランジス
タのゲートとソースの接続点に接続され、ソースが前記
第2の電位供給源に接続され、ドレインが前記出力端子
に接続される第4の電界効果トランジスタと、前記第1
の電位供給源と前記第3の電界効果トランジスタのドレ
インとの間に接続される電流制限素子とを有している。
(作用)
このような構成によれば、第1の電位供給源と第3の電
界効果トランジスタのドレインとの間に電流制限素子が
組み込まれている。このため、低消費電力性という特性
を損なうことなく、負荷駆動能力に優れた電界効果トラ
ンジスタ回路を提供することができる。
界効果トランジスタのドレインとの間に電流制限素子が
組み込まれている。このため、低消費電力性という特性
を損なうことなく、負荷駆動能力に優れた電界効果トラ
ンジスタ回路を提供することができる。
(実施例)
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。
細に説明する。
第1図は、本発明の一実施例に係わるプッシュプル形バ
ッファ回路付インバータ回路を示すものである。
ッファ回路付インバータ回路を示すものである。
この実施例では、従来のプッシュプル形バッファ回路付
インバータ回路において、電源電位■DDとGaAs−
MESFETQ3のドレインとの間に電流制限素子L1
を付加している。即ち、この電流制限素子L1によって
FETに過大な電流が流れるのを制御するものである。
インバータ回路において、電源電位■DDとGaAs−
MESFETQ3のドレインとの間に電流制限素子L1
を付加している。即ち、この電流制限素子L1によって
FETに過大な電流が流れるのを制御するものである。
ここで、101及び102はそれぞれインバータ回路、
103はバッファ回路である。
103はバッファ回路である。
つまり、入力端子104の電位VINがLowレベルに
なった時、G a A s −M E S F E T
Q 2 。
なった時、G a A s −M E S F E T
Q 2 。
Q4はオフ状態となるため、GaAs−M E S F
E T Q 3のゲート電位は電源電位vDo近くま
で上り、GaAs MESFETQ3はオン状態とな
る。このため、出力端子105の電位V 0tlTはH
ighレベルとなり、又このHighレベルは、次段の
インバータ回路102のGaAs−MESFETQ、の
シEl ットキー電圧(0,6〜0.7V)で制限され
るため、GaAs−MESFETQ3のゲート・ソース
間電圧VCSが大きくなり、多量のドレイン電流Idが
流れようとする。ところが、この時、同時に電流制限素
子L1にも電流が流れるため、LlによってGaAs−
MESFETQ3のドレイン電位VDの電圧降下が生じ
、GaAs−M E S F E T Q 3のドレイ
ン・ソース間電圧VDSが小さくなる。
E T Q 3のゲート電位は電源電位vDo近くま
で上り、GaAs MESFETQ3はオン状態とな
る。このため、出力端子105の電位V 0tlTはH
ighレベルとなり、又このHighレベルは、次段の
インバータ回路102のGaAs−MESFETQ、の
シEl ットキー電圧(0,6〜0.7V)で制限され
るため、GaAs−MESFETQ3のゲート・ソース
間電圧VCSが大きくなり、多量のドレイン電流Idが
流れようとする。ところが、この時、同時に電流制限素
子L1にも電流が流れるため、LlによってGaAs−
MESFETQ3のドレイン電位VDの電圧降下が生じ
、GaAs−M E S F E T Q 3のドレイ
ン・ソース間電圧VDSが小さくなる。
よって、第2図のFETの静特性を示す図からも分かる
ように、ドレイン・ソース間電流IDSはドレイン・ソ
ース間電圧vDsに制限されるため、ドレイン・ソース
間電圧VDSが抑えられることにより、低消費電力性と
いうGaAsMESFETの特性を維持することができ
る。
ように、ドレイン・ソース間電流IDSはドレイン・ソ
ース間電圧vDsに制限されるため、ドレイン・ソース
間電圧VDSが抑えられることにより、低消費電力性と
いうGaAsMESFETの特性を維持することができ
る。
このように、電源電位vDDとGaAs −M E S
F E T Q 3のドレインとの間に電流制限素子
L1を組み込むことにより、FETに過大な電流を流す
ことなく、負荷駆動能力の優れたDCFL回路を提供す
ることができる。
F E T Q 3のドレインとの間に電流制限素子
L1を組み込むことにより、FETに過大な電流を流す
ことなく、負荷駆動能力の優れたDCFL回路を提供す
ることができる。
第3図は、前記第1図に示す電流制限素子L1の具体例
として、ショットキーダイオードD1を用いたものであ
る。
として、ショットキーダイオードD1を用いたものであ
る。
この場合、例えばG a A s
M E S F E T Q +のゲート幅Wg1を2
.5.czm。
.5.czm。
閾値電圧VT)I+を一〇、28V1.1m設定L、G
aAs−MESFETQ2のゲート幅W g 2を5.
0μm、閾値電圧VTH2を0.15VI:設定し、G
a A s M E S F E T Q 3 、
Q 4のゲート幅Wg:+ 、Wg4をそれぞれ13
.5μm、閾値電圧VTl+3 + VTR4をそれぞ
れ0.15Vに設定してプッシュプル形バッファ回路(
=Iインバータ回路を構成したとすると、従来の回路に
比較して約25%の消費電流の削減を達成することがで
きることが、シュミレーションにより確かめられた。
aAs−MESFETQ2のゲート幅W g 2を5.
0μm、閾値電圧VTH2を0.15VI:設定し、G
a A s M E S F E T Q 3 、
Q 4のゲート幅Wg:+ 、Wg4をそれぞれ13
.5μm、閾値電圧VTl+3 + VTR4をそれぞ
れ0.15Vに設定してプッシュプル形バッファ回路(
=Iインバータ回路を構成したとすると、従来の回路に
比較して約25%の消費電流の削減を達成することがで
きることが、シュミレーションにより確かめられた。
なお、その他の条件としては、電源電圧VDDを1.5
Vとし、V5.をOV(接地)トシ、ファンアウト=5
の状態で、IG(ギガ)Hzの5IN(サイン)波を入
力した。
Vとし、V5.をOV(接地)トシ、ファンアウト=5
の状態で、IG(ギガ)Hzの5IN(サイン)波を入
力した。
第4図は、前記第1図に示す電流制限素子り、の具体例
として、抵抗R1を用いたものである。
として、抵抗R1を用いたものである。
この場合にも、電流制限素子り、にショットキーダイオ
ードD、を用いた場合と同様の効果を得ることが可能で
ある。
ードD、を用いた場合と同様の効果を得ることが可能で
ある。
第5図は、本発明の他の実施例に係わるプッ1 ]
シュプル形バッファ回路付インバータ回路を示すもので
ある。なお、第5図において、前記第1図と同一の部分
には同一の符号を付しである。
ある。なお、第5図において、前記第1図と同一の部分
には同一の符号を付しである。
この実施例では、前記第1図に示す実
施例と同様に、電源電位VDDとGaAsM E S
F E T Q 3のドレインとの間に電流制限素子L
1を付加している。また、バッファ回路103が反転機
能を持ったものである。即ち、GaAs−MESFET
Q4のゲートがGaAsMESFETQIのゲートとソ
ースの接続点に接続され、G a A s −M E
S F E T Q 3のゲートが入力端子104に接
続されている。
F E T Q 3のドレインとの間に電流制限素子L
1を付加している。また、バッファ回路103が反転機
能を持ったものである。即ち、GaAs−MESFET
Q4のゲートがGaAsMESFETQIのゲートとソ
ースの接続点に接続され、G a A s −M E
S F E T Q 3のゲートが入力端子104に接
続されている。
また、回路動作としては、入力端子104の電位VIN
がHighレベルになった時、GaAsMES FET
Q2 、Q3がオン状態となるため、G a A s
−M E S F E T Q 4のゲート電位はVS
S近くまで下がり、GaAs−MESFETQ4はオフ
状態となる。このため、出力端子105の電位VOLI
TはHighレベルとなり、又このHighレベルは、
次段のインバータ回路102のGaAs−MESFET
Q5のショットキ電圧(0,6〜0.7V)で制限され
るため、G a A s −M E S F E T
Q 3のゲート・ソース間電圧vGsが大きくなり、多
量のドレイン電流■6が流れようとする。ところが、こ
の時、同時に電流制限素子L1にも電流が流れるため、
前記第1図の実施例と同様に、LlによってGaAsM
E S F E T Q 3のドレイン電位VDの電
圧降下が生じ、よってドレイン・ソース間電圧VDSが
抑えられ、低消費電力性というGaAsMESFETの
特性を維持することができる。
がHighレベルになった時、GaAsMES FET
Q2 、Q3がオン状態となるため、G a A s
−M E S F E T Q 4のゲート電位はVS
S近くまで下がり、GaAs−MESFETQ4はオフ
状態となる。このため、出力端子105の電位VOLI
TはHighレベルとなり、又このHighレベルは、
次段のインバータ回路102のGaAs−MESFET
Q5のショットキ電圧(0,6〜0.7V)で制限され
るため、G a A s −M E S F E T
Q 3のゲート・ソース間電圧vGsが大きくなり、多
量のドレイン電流■6が流れようとする。ところが、こ
の時、同時に電流制限素子L1にも電流が流れるため、
前記第1図の実施例と同様に、LlによってGaAsM
E S F E T Q 3のドレイン電位VDの電
圧降下が生じ、よってドレイン・ソース間電圧VDSが
抑えられ、低消費電力性というGaAsMESFETの
特性を維持することができる。
このように、電源電位VDDとGaAsM E S F
E T Q 3のドレインとの間に電流制限素子り、
を組み込むことにより、前記第1図に示す実施例と同様
の効果を得ることができる。
E T Q 3のドレインとの間に電流制限素子り、
を組み込むことにより、前記第1図に示す実施例と同様
の効果を得ることができる。
第6図は、前記第5図に示す電流制限素子L1の具体例
として、ショットキーダイオードD1を用いたものであ
る。また、第7図は、前記第5図に示す電流制限素子L
1の具体例として、抵抗R1を用いたものである。ここ
で、GaAsM E S F E T Q 2のソース
とVSSとの間に接続されたダイオードD2は、GaA
sM E S F E T Q 2のソース電位をダイ
オードD2の準方向電圧V、分だけ持ち上げることによ
り、GaAs−MESFETQ3を十分にオン状態とす
る役目を有している。
として、ショットキーダイオードD1を用いたものであ
る。また、第7図は、前記第5図に示す電流制限素子L
1の具体例として、抵抗R1を用いたものである。ここ
で、GaAsM E S F E T Q 2のソース
とVSSとの間に接続されたダイオードD2は、GaA
sM E S F E T Q 2のソース電位をダイ
オードD2の準方向電圧V、分だけ持ち上げることによ
り、GaAs−MESFETQ3を十分にオン状態とす
る役目を有している。
[発明の効果]
以上、説明したように、本発明の電界効果トランジスタ
回路によれば、次のような効果を奏する。
回路によれば、次のような効果を奏する。
電源電位VDDとGaAs−MESFETQ:+のドレ
インとの間に電流制限素子L1を組み込んでいる。この
ため、FETに過大な電流を流すことなく、負荷駆動能
力の優れたDCFL回路を提供することができる。
インとの間に電流制限素子L1を組み込んでいる。この
ため、FETに過大な電流を流すことなく、負荷駆動能
力の優れたDCFL回路を提供することができる。
第1図は本発明の一実施例に係わるプッシュプル形バッ
ファ回路付インバータ回路を示す回路図、第2図はFE
Tの静特性を示す図、第3図及び第4図はそれぞれ前記
第1図の電流制限素子Llを具体的に示す回路図、第5
図は本発明の他の実施例に係わるプッシュプル形バッフ
ァ回路付インバータ回路を示す回路図、第6図及び第7
図はそれぞれ前記第5図の電流制限素子L1を具体的に
示す回路図、第8図は従来のプッシュプル形バッファ回
路付インバータ回路を示す回路図である。 101.102・・・インバータ回路、103・・・バ
ッファ回路、104・・・入力端子、105・・・出力
端子、Q1〜Q6・・・電界効果トランジスタ、Ll・
・・電流制限素子、Dl・・・ショットキーダイオード
、R1・・・抵抗。
ファ回路付インバータ回路を示す回路図、第2図はFE
Tの静特性を示す図、第3図及び第4図はそれぞれ前記
第1図の電流制限素子Llを具体的に示す回路図、第5
図は本発明の他の実施例に係わるプッシュプル形バッフ
ァ回路付インバータ回路を示す回路図、第6図及び第7
図はそれぞれ前記第5図の電流制限素子L1を具体的に
示す回路図、第8図は従来のプッシュプル形バッファ回
路付インバータ回路を示す回路図である。 101.102・・・インバータ回路、103・・・バ
ッファ回路、104・・・入力端子、105・・・出力
端子、Q1〜Q6・・・電界効果トランジスタ、Ll・
・・電流制限素子、Dl・・・ショットキーダイオード
、R1・・・抵抗。
Claims (3)
- (1)ドレインが第1の電位供給源に接続され、ゲート
とソースが共通接続される第1の電界効果トランジスタ
と、 ドレインが前記第1の電界効果トランジスタのゲートと
ソースの接続点に接続され、ソースが第2の電位供給源
に接続され、ゲートが入力端子に接続される第2の電界
効果トランジスタと、ゲートが前記第1の電界効果トラ
ンジスタのゲートとソースの接続点に接続され、ソース
が出力端子に接続される第3の電界効果トランジスタと
、 ドレインが前記出力端子に接続され、ソースが前記第2
の電位供給源に接続され、ゲートが前記入力端子に接続
される第4の電界効果トランジスタと、 前記第1の電位供給源と前記第3の電界効果トランジス
タのドレインとの間に接続される電流制限素子と を具備することを特徴とする電界効果トランジスタ回路
。 - (2)ドレインが第1の電位供給源に接続され、ゲート
とソースが共通接続される第1の電界効果トランジスタ
と、 ドレインが前記第1の電界効果トランジスタのゲートと
ソースの接続点に接続され、ソースが第2の電位供給源
に接続され、ゲートが入力端子に接続される第2の電界
効果トランジスタと、ゲートが前記入力端子に接続され
、ソースが出力端子に接続される第3の電界効果トラン
ジスタと、 ゲートが前記第1の電界効果トランジスタのゲートとソ
ースの接続点に接続され、ソースが前記第2の電位供給
源に接続され、ドレインが前記出力端子に接続される第
4の電界効果トランジスタと、 前記第1の電位供給源と前記第3の電界効果トランジス
タのドレインとの間に接続される電流制限素子と を具備することを特徴とする電界効果トランジスタ回路
。 - (3)前記電流制限素子は、ダイオード又は抵抗からな
ることを特徴とする請求項1又は2記載の電界効果トラ
ンジスタ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2184012A JPH0472914A (ja) | 1990-07-13 | 1990-07-13 | 電界効果トランジスタ回路 |
US07/728,530 US5204553A (en) | 1990-07-13 | 1991-07-11 | Field effect transistor circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2184012A JPH0472914A (ja) | 1990-07-13 | 1990-07-13 | 電界効果トランジスタ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0472914A true JPH0472914A (ja) | 1992-03-06 |
Family
ID=16145791
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2184012A Pending JPH0472914A (ja) | 1990-07-13 | 1990-07-13 | 電界効果トランジスタ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5204553A (ja) |
JP (1) | JPH0472914A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6201416B1 (en) | 1998-03-25 | 2001-03-13 | Nec Corporation | Field effect transistor logic circuit with reduced power consumption |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020237632A1 (zh) * | 2019-05-31 | 2020-12-03 | 华为技术有限公司 | 一种驱动电路、数字逻辑电路及其相关装置 |
CN112865783A (zh) * | 2021-01-24 | 2021-05-28 | 合肥芯谷微电子有限公司 | 一种GaAs E/D工艺低功耗反相器电路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0286323A (ja) * | 1988-09-22 | 1990-03-27 | Fujitsu Ltd | 半導体論理装置 |
Family Cites Families (2)
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---|---|---|---|---|
US4680488A (en) * | 1983-06-15 | 1987-07-14 | Nec Corporation | MOSFET-type driving circuit with capacitive bootstrapping for driving a large capacitive load at high speed |
US4724342A (en) * | 1986-02-12 | 1988-02-09 | Hughes Aircraft Company | Push-pull DCFL driver circuit |
-
1990
- 1990-07-13 JP JP2184012A patent/JPH0472914A/ja active Pending
-
1991
- 1991-07-11 US US07/728,530 patent/US5204553A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0286323A (ja) * | 1988-09-22 | 1990-03-27 | Fujitsu Ltd | 半導体論理装置 |
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US6201416B1 (en) | 1998-03-25 | 2001-03-13 | Nec Corporation | Field effect transistor logic circuit with reduced power consumption |
Also Published As
Publication number | Publication date |
---|---|
US5204553A (en) | 1993-04-20 |
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