JPH04278719A - ソース電極結合形論理回路 - Google Patents
ソース電極結合形論理回路Info
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- JPH04278719A JPH04278719A JP3040153A JP4015391A JPH04278719A JP H04278719 A JPH04278719 A JP H04278719A JP 3040153 A JP3040153 A JP 3040153A JP 4015391 A JP4015391 A JP 4015391A JP H04278719 A JPH04278719 A JP H04278719A
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- 239000004065 semiconductor Substances 0.000 abstract description 2
- 239000002184 metal Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
- H03K19/09436—Source coupled field-effect logic [SCFL]
-
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
を用いたソース電極結合形論理回路（ＳＣＦＬ）に関す
るもので、特に低消費電流化を要求される分野に使用さ
れるものである。
を用いたソース電極結合形論理回路（ＳＣＦＬ）に関す
るもので、特に低消費電流化を要求される分野に使用さ
れるものである。
【０００２】
【従来の技術】上記のごときＳＣＦＬ回路の基本形は、
図３のようになっている。トランジスタＱ１とＱ２は差
動動作をする。ＣＣ１、ＣＣ２、ＣＣ３は定電流源にな
っており、一般にはＦＥＴ単独（図４（ａ）参照）、ま
たはＦＥＴと抵抗（図４（ｂ）参照）によって構成され
る。すなわち、図５の回路が一般的なＳＣＦＬ回路であ
る。ここで、ＶＤＤは高電位電源、、ＶＳＳは低電位電
源、Ｑ１〜Ｑ４はＦＥＴ、ＬＤ１、ＬＤ２は負荷素子、
ＬＳ１〜ＬＳ３はレベルシフト素子、ＩＮ、ＩＮ￣（図
ではＩＮの真上にバーがある）は互いに位相が反転関係
にある入力信号、Ｑ、Ｑ￣は同出力信号である。１１、
１２はそれぞれバッファ兼レベルシフト回路を構成して
いる。
図３のようになっている。トランジスタＱ１とＱ２は差
動動作をする。ＣＣ１、ＣＣ２、ＣＣ３は定電流源にな
っており、一般にはＦＥＴ単独（図４（ａ）参照）、ま
たはＦＥＴと抵抗（図４（ｂ）参照）によって構成され
る。すなわち、図５の回路が一般的なＳＣＦＬ回路であ
る。ここで、ＶＤＤは高電位電源、、ＶＳＳは低電位電
源、Ｑ１〜Ｑ４はＦＥＴ、ＬＤ１、ＬＤ２は負荷素子、
ＬＳ１〜ＬＳ３はレベルシフト素子、ＩＮ、ＩＮ￣（図
ではＩＮの真上にバーがある）は互いに位相が反転関係
にある入力信号、Ｑ、Ｑ￣は同出力信号である。１１、
１２はそれぞれバッファ兼レベルシフト回路を構成して
いる。
【０００３】図５において、Ｑ５〜Ｑ７は定電流源用ト
ランジスタ、Ｒ１〜Ｒ３は定電流源用抵抗である。ここ
で、図５におけるトランジスタＱ５のドレインの電位Ｖ
ｄ１は、トランジスタＱ１のゲート電位およびＱ２のゲ
ート電位のうちのハイレベルであるほうのそれをＶＨ
とし、ゲート電位がハイレベルなトランジスタのゲート
−ソース間電圧をＶｇｓ（ソース電位を基準にとる）と
すると、 Ｖｄ１＝ＶＨ −Ｖｇｓ ……（１）で表される。
ランジスタ、Ｒ１〜Ｒ３は定電流源用抵抗である。ここ
で、図５におけるトランジスタＱ５のドレインの電位Ｖ
ｄ１は、トランジスタＱ１のゲート電位およびＱ２のゲ
ート電位のうちのハイレベルであるほうのそれをＶＨ
とし、ゲート電位がハイレベルなトランジスタのゲート
−ソース間電圧をＶｇｓ（ソース電位を基準にとる）と
すると、 Ｖｄ１＝ＶＨ −Ｖｇｓ ……（１）で表される。
【０００４】
【発明が解決しようとする課題】（イ）定電流源に流す
電流は、トランジスタ（ここではＱ５の箇所を考える）
のゲート−ソース間電圧のみならず、ドレイン−ソース
間電圧にも影響を受ける。ドレイン−ソース間電圧が大
きいと、電流が多く流れることになり、低消費電流化を
妨げる。
電流は、トランジスタ（ここではＱ５の箇所を考える）
のゲート−ソース間電圧のみならず、ドレイン−ソース
間電圧にも影響を受ける。ドレイン−ソース間電圧が大
きいと、電流が多く流れることになり、低消費電流化を
妨げる。
【０００５】（ロ）トランジスタが金属−半導体接合型
のもの、例えばＭＥＳＦＥＴである場合、図５における
トランジスタＱ５のドレインとゲートとの関係は、逆方
向接続されたショットキー接合型ダイオードと等価であ
る。ゆえに、図６に示すような逆方向電流が、ドレイン
からゲートに流れる。この電流は、ノイズとなって回路
動作に悪影響を及ぼす。従来は、定電流源に流す電流を
大きくすることによって、消費電流に対する上記ノイズ
電流の割合を小さくし、この問題を解決していた。逆に
いえば、このノイズ電流があるため、低消費電流化が妨
げられていた事になる。
のもの、例えばＭＥＳＦＥＴである場合、図５における
トランジスタＱ５のドレインとゲートとの関係は、逆方
向接続されたショットキー接合型ダイオードと等価であ
る。ゆえに、図６に示すような逆方向電流が、ドレイン
からゲートに流れる。この電流は、ノイズとなって回路
動作に悪影響を及ぼす。従来は、定電流源に流す電流を
大きくすることによって、消費電流に対する上記ノイズ
電流の割合を小さくし、この問題を解決していた。逆に
いえば、このノイズ電流があるため、低消費電流化が妨
げられていた事になる。
【０００６】そこで本発明の目的は、ＳＣＦＬ回路にお
いて、定電流源を構成するＦＥＴ（ＭＥＳ型、接合型な
ど）のドレイン電位を低くすることにより、低消費電流
化を可能にすることにある。
いて、定電流源を構成するＦＥＴ（ＭＥＳ型、接合型な
ど）のドレイン電位を低くすることにより、低消費電流
化を可能にすることにある。
【０００７】
【課題を解決するための手段と作用】本発明は、互いに
ソース電極が接続された第１、第２の電界効果トランジ
スタと、これらトランジスタのドレイン電極に一端が接
続され、他端が、互いに接続されてその接続点が第１の
電位電源に接続されるか、またはレベルシフト素子を介
して第１の電位電源に接続された第１、第２の負荷素子
と、一端が前記第１、第２の電界効果トランジスタのソ
ース電極に接続された他のレベルシフト素子と、このレ
ベルシフト素子の他端と第２の電位電源との間に接続さ
れた定電流源とを具備したことを特徴とするソース電極
結合形論理回路である。
ソース電極が接続された第１、第２の電界効果トランジ
スタと、これらトランジスタのドレイン電極に一端が接
続され、他端が、互いに接続されてその接続点が第１の
電位電源に接続されるか、またはレベルシフト素子を介
して第１の電位電源に接続された第１、第２の負荷素子
と、一端が前記第１、第２の電界効果トランジスタのソ
ース電極に接続された他のレベルシフト素子と、このレ
ベルシフト素子の他端と第２の電位電源との間に接続さ
れた定電流源とを具備したことを特徴とするソース電極
結合形論理回路である。
【０００８】すなわち本発明においては、第１の電位電
源が第２の電位電源より電位が高い場合、定電流源の正
極の電位は、上記各トランジスタのソース接続点の電位
から、レベルシフト素子に加わる電位を差し引いた値で
ある。上記定電流源を、電界効果トランジスタを含むも
のとしたとき、このトランジスタのドレイン電極（正極
側）の電位は低くなるので、余分な電流を削減すること
が可能になる。また、上記定電流源を構成する電界効果
トランジスタのドレイン電極からゲート電極へのリーク
電流を低減することができる。
源が第２の電位電源より電位が高い場合、定電流源の正
極の電位は、上記各トランジスタのソース接続点の電位
から、レベルシフト素子に加わる電位を差し引いた値で
ある。上記定電流源を、電界効果トランジスタを含むも
のとしたとき、このトランジスタのドレイン電極（正極
側）の電位は低くなるので、余分な電流を削減すること
が可能になる。また、上記定電流源を構成する電界効果
トランジスタのドレイン電極からゲート電極へのリーク
電流を低減することができる。
【０００９】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は同実施例であるが、これは図５と対応する
場合の例であるから、対応する箇所には同一符号を用い
る。図１に示すごとく、トランジスタＱ１、Ｑ２のソー
スは共通接続され、各ドレイン側は、それぞれ負荷ＬＤ
１、ＬＤ２を介して共通接続され、適宜レベルシフト素
子ＬＳ１を介して電源ＶＤＤに接続される。上記ソース
共通接続部と定電流源のトランジスタＱ５のドレインと
の間にはレベルシフト素子ＬＳが接続され、定電流源の
他端は電源ＶＳＳに接続される。トランジスタＱ１、Ｑ
２のドレインは、それぞれバッファ兼レベルシフト回路
１１、１２に入力される。
する。図１は同実施例であるが、これは図５と対応する
場合の例であるから、対応する箇所には同一符号を用い
る。図１に示すごとく、トランジスタＱ１、Ｑ２のソー
スは共通接続され、各ドレイン側は、それぞれ負荷ＬＤ
１、ＬＤ２を介して共通接続され、適宜レベルシフト素
子ＬＳ１を介して電源ＶＤＤに接続される。上記ソース
共通接続部と定電流源のトランジスタＱ５のドレインと
の間にはレベルシフト素子ＬＳが接続され、定電流源の
他端は電源ＶＳＳに接続される。トランジスタＱ１、Ｑ
２のドレインは、それぞれバッファ兼レベルシフト回路
１１、１２に入力される。
【００１０】図１の回路は、図５の回路において、差動
動作するトランジスタＱ１、Ｑ２の共通ソースと定電流
源のトランジスタＱ５のドレインとの間に、レベルシフ
ト素子ＬＳを挟んだ形になっている。この素子ＬＳの両
端にかかる電圧を△Ｖとする。このときトランジスタＱ
５のドレイン電位Ｖｄ２は、 Ｖｄ２＝ＶＨ −Ｖｇｓ−△Ｖ ……（２）となり、
前記（１）式と比べると、本実施例ではトランジスタＱ
５のドレイン電位を、従来よりも△Ｖだけ低くできる。
動作するトランジスタＱ１、Ｑ２の共通ソースと定電流
源のトランジスタＱ５のドレインとの間に、レベルシフ
ト素子ＬＳを挟んだ形になっている。この素子ＬＳの両
端にかかる電圧を△Ｖとする。このときトランジスタＱ
５のドレイン電位Ｖｄ２は、 Ｖｄ２＝ＶＨ −Ｖｇｓ−△Ｖ ……（２）となり、
前記（１）式と比べると、本実施例ではトランジスタＱ
５のドレイン電位を、従来よりも△Ｖだけ低くできる。
【００１１】もちろんレベルシフト素子ＬＳは、１個に
限ることなく、複数個であっても差支えない。よって、
上記実施例においてＬＳを複数個にして、更にＶｄ２を
低くすることができる。
限ることなく、複数個であっても差支えない。よって、
上記実施例においてＬＳを複数個にして、更にＶｄ２を
低くすることができる。
【００１２】図２は、レベルシフト素子ＬＳをダイオー
ドＤ１、Ｄ２の順方向回路によって実現した場合の例で
ある。レベルシフト素子の他の例としては、抵抗などが
あげられる。また、上記他の実施例として、トランジス
タＱ１、Ｑ２の一方のゲート電極に、一定の基準電圧を
与えるようにしてもよい。
ドＤ１、Ｄ２の順方向回路によって実現した場合の例で
ある。レベルシフト素子の他の例としては、抵抗などが
あげられる。また、上記他の実施例として、トランジス
タＱ１、Ｑ２の一方のゲート電極に、一定の基準電圧を
与えるようにしてもよい。
【００１３】
【発明の効果】以上説明したごとく本発明によれば、定
電流源に流す電流を押さえることができるため、低消費
電流化が実現できる。また、定電流源を構成するＦＥＴ
のドレインからゲートに流れる電流を押さえることがで
きるため、ノイズを小さくできると共に低消費電流化が
可能である。
電流源に流す電流を押さえることができるため、低消費
電流化が実現できる。また、定電流源を構成するＦＥＴ
のドレインからゲートに流れる電流を押さえることがで
きるため、ノイズを小さくできると共に低消費電流化が
可能である。
【図１】本発明の一実施例の回路図。
【図２】本発明の他の実施例の回路図。
【図３】従来例の回路図。
【図４】定電流源の回路図。
【図５】図３を更に具体化した図。
【図６】ショットキーダイオードの特性図。
Ｑ１〜Ｑ７…ＭＥＳＦＥＴ、ＬＳ、ＬＳ１〜ＬＳ３…レ
ベルシフト素子、ＬＤ１、ＬＤ２…負荷素子、Ｒ１〜Ｒ
３…抵抗、ＣＣ１〜ＣＣ３…定電流源、ＶＤＤ、ＶＳＳ
…電源、Ｄ１、Ｄ２…ダイオード、１１、１２…バッフ
ァ兼レベルシフト回路。
ベルシフト素子、ＬＤ１、ＬＤ２…負荷素子、Ｒ１〜Ｒ
３…抵抗、ＣＣ１〜ＣＣ３…定電流源、ＶＤＤ、ＶＳＳ
…電源、Ｄ１、Ｄ２…ダイオード、１１、１２…バッフ
ァ兼レベルシフト回路。
Claims (8)
- 【請求項１】 互いにソース電極が接続された第１、
第２の電界効果トランジスタと、これらトランジスタの
ドレイン電極に一端が接続され、他端が、互いに接続さ
れてその接続点が第１の電位電源に接続されるか、また
はレベルシフト素子を介して第１の電位電源に接続され
た第１、第２の負荷素子と、一端が前記第１、第２の電
界効果トランジスタのソース電極に接続された他のレベ
ルシフト素子と、このレベルシフト素子の他端と第２の
電位電源との間に接続された定電流源とを具備したこと
を特徴とするソース電極結合形論理回路。 - 【請求項２】前記レベルシフト素子はダイオードである
請求項１に記載のソース電極結合形論理回路。 - 【請求項３】前記レベルシフト素子は抵抗である請求項
１に記載のソース電極結合形論理回路。 - 【請求項４】前記定電流源は、他の電界効果トランジス
タを含む請求項１に記載のソース電極結合形論理回路。 - 【請求項５】前記電界効果トランジスタは、ＭＥＳＦＥ
Ｔである請求項１に記載のソース電極結合形論理回路。 - 【請求項６】前記電界効果トランジスタは、接合形ＦＥ
Ｔである請求項１に記載のソース電極結合形論理回路。 - 【請求項７】前記第１、第２の電界効果トランジスタの
制御電極には、互いに位相が反転関係にある信号が入力
されることを特徴とする請求項１に記載のソース電極結
合形論理回路。 - 【請求項８】前記第１の電界効果トランジスタの制御電
極にはある信号が入力され、前記第２の電界効果トラン
ジスタの制御電極には基準電位が供給されることを特徴
とするソース電極結合形論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040153A JPH04278719A (ja) | 1991-03-06 | 1991-03-06 | ソース電極結合形論理回路 |
| KR1019920003601A KR920019084A (ko) | 1991-03-06 | 1992-03-05 | 소스전극 결합형 논리회로 |
| US07/846,162 US5304870A (en) | 1991-03-06 | 1992-03-05 | Source electrode-connected type buffer circuit having LDD structure and breakdown voltage protection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040153A JPH04278719A (ja) | 1991-03-06 | 1991-03-06 | ソース電極結合形論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278719A true JPH04278719A (ja) | 1992-10-05 |
Family
ID=12572823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040153A Pending JPH04278719A (ja) | 1991-03-06 | 1991-03-06 | ソース電極結合形論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5304870A (ja) |
| JP (1) | JPH04278719A (ja) |
| KR (1) | KR920019084A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920203A (en) * | 1996-12-24 | 1999-07-06 | Lucent Technologies Inc. | Logic driven level shifter |
| KR100892946B1 (ko) * | 2000-11-20 | 2009-04-09 | 씨 기어 오스트레일리아 피티와이 리미티드 | 매트 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09200004A (ja) * | 1996-01-17 | 1997-07-31 | Nec Corp | レベル変換回路 |
| JP3689197B2 (ja) * | 1996-09-06 | 2005-08-31 | 三菱電機株式会社 | レベルシフト回路 |
| JP4094984B2 (ja) * | 2003-04-24 | 2008-06-04 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044373A (en) * | 1967-11-13 | 1977-08-23 | Hitachi, Ltd. | IGFET with gate protection diode and antiparasitic isolation means |
| US4736117A (en) * | 1986-11-14 | 1988-04-05 | National Semiconductor Corporation | VDS clamp for limiting impact ionization in high density CMOS devices |
| JP2574859B2 (ja) * | 1988-03-16 | 1997-01-22 | 株式会社日立製作所 | Ｆｅｔ論理回路 |
| JP2547863B2 (ja) * | 1989-10-06 | 1996-10-23 | 東芝マイクロエレクトロニクス株式会社 | ソースカップルドｆｅｔロジック形出力回路 |
| JPH0454724A (ja) * | 1990-06-22 | 1992-02-21 | Sumitomo Electric Ind Ltd | 論理回路 |
-
1991
- 1991-03-06 JP JP3040153A patent/JPH04278719A/ja active Pending
-
1992
- 1992-03-05 KR KR1019920003601A patent/KR920019084A/ko not_active IP Right Cessation
- 1992-03-05 US US07/846,162 patent/US5304870A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920203A (en) * | 1996-12-24 | 1999-07-06 | Lucent Technologies Inc. | Logic driven level shifter |
| KR100892946B1 (ko) * | 2000-11-20 | 2009-04-09 | 씨 기어 오스트레일리아 피티와이 리미티드 | 매트 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5304870A (en) | 1994-04-19 |
| KR920019084A (ko) | 1992-10-22 |
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