JP2795049B2 - 論理回路 - Google Patents
論理回路Info
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- JP2795049B2 JP2795049B2 JP4121587A JP12158792A JP2795049B2 JP 2795049 B2 JP2795049 B2 JP 2795049B2 JP 4121587 A JP4121587 A JP 4121587A JP 12158792 A JP12158792 A JP 12158792A JP 2795049 B2 JP2795049 B2 JP 2795049B2
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- Japan
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- mesfet
- type depletion
- source
- drain
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Description
【０００１】
【産業上の利用分野】本発明は、論理回路に関し、特
に、ｎ型ディプリーションＭＥＳＦＥＴ集積回路におけ
る論理回路に関する。
に、ｎ型ディプリーションＭＥＳＦＥＴ集積回路におけ
る論理回路に関する。
【０００２】
【従来の技術】従来のｎ型ディプリーションＭＥＳＦＥ
Ｔで形成されたＳＣＦＬ（Ｓｏｕｒｃｅ Ｃｏｕｐｌｅ
ｄ ＦＥＴ Ｌｏｇｉｃ）の論理回路を図５に示す。
Ｔで形成されたＳＣＦＬ（Ｓｏｕｒｃｅ Ｃｏｕｐｌｅ
ｄ ＦＥＴ Ｌｏｇｉｃ）の論理回路を図５に示す。
【０００３】従来のｎ型ディプリーションＭＥＳＦＥＴ
により形成されたＳＣＦＬの論理回路は、ｎ型ディプリ
ーションＭＥＳＦＥＴ２１〜２７と、ダイオード２８、
２９と、抵抗３２、３３から成っている。ｎ型ディプリ
ーションＭＥＳＦＥＴ２１〜２３と、抵抗３２、３３か
ら成る差動対にて基準電圧に対する入力電圧の正相、逆
相の信号を形成し、他の論理回路の入力レベルとインタ
フェースを得るために、ｎ型ディプリーションＭＥＳＦ
ＥＴ２４〜２７とダイオード２８、２９とから成るレベ
ルシフト回路によりレベルシフトを行って出力する。
により形成されたＳＣＦＬの論理回路は、ｎ型ディプリ
ーションＭＥＳＦＥＴ２１〜２７と、ダイオード２８、
２９と、抵抗３２、３３から成っている。ｎ型ディプリ
ーションＭＥＳＦＥＴ２１〜２３と、抵抗３２、３３か
ら成る差動対にて基準電圧に対する入力電圧の正相、逆
相の信号を形成し、他の論理回路の入力レベルとインタ
フェースを得るために、ｎ型ディプリーションＭＥＳＦ
ＥＴ２４〜２７とダイオード２８、２９とから成るレベ
ルシフト回路によりレベルシフトを行って出力する。
【０００４】負荷容量がある場合には、出力“Ｈｉｇ
ｈ”レベルの時に上側のｎ型ディプリーションＭＥＳＦ
ＥＴ２４、２５により充電し、出力“Ｌｏｗ”レベルの
時に下側のｎ型ディプリーションＭＥＳＦＥＴ２６、２
７により放電する。
ｈ”レベルの時に上側のｎ型ディプリーションＭＥＳＦ
ＥＴ２４、２５により充電し、出力“Ｌｏｗ”レベルの
時に下側のｎ型ディプリーションＭＥＳＦＥＴ２６、２
７により放電する。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のｎ型ディプリーションＭＥＳＦＥＴで形成され
たＳＣＦＬの論理回路は、出力のレベルシフト回路の電
流をｎ型ディプリーションＭＥＳＦＥＴ及びそのバイア
ス電圧（Ｖｃｓ）で決定し、出力の“Ｈｉｇｈ”、“Ｌ
ｏｗ”のレベルによらず一定の電流で行っているため
に、出力の負荷容量により定電流を大きくしなければな
らなくなり、電流が増加する課題があった。
た従来のｎ型ディプリーションＭＥＳＦＥＴで形成され
たＳＣＦＬの論理回路は、出力のレベルシフト回路の電
流をｎ型ディプリーションＭＥＳＦＥＴ及びそのバイア
ス電圧（Ｖｃｓ）で決定し、出力の“Ｈｉｇｈ”、“Ｌ
ｏｗ”のレベルによらず一定の電流で行っているため
に、出力の負荷容量により定電流を大きくしなければな
らなくなり、電流が増加する課題があった。
【０００６】また、定電流を大きくしないと、速度が遅
くなるという課題があつた。
くなるという課題があつた。
【０００７】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記諸課題を解決することを可能とした新規な論理
回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記諸課題を解決することを可能とした新規な論理
回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る論理回路は、差動対と、レベルシフト
回路とから成り、各レベルシフトへの信号の逆相信号に
て各レベルシフトの電流を制御する為の抵抗及びダイオ
ードを備えて構成される。
に、本発明に係る論理回路は、差動対と、レベルシフト
回路とから成り、各レベルシフトへの信号の逆相信号に
て各レベルシフトの電流を制御する為の抵抗及びダイオ
ードを備えて構成される。
【０００９】即ち、本発明に係る論理回路は、更に詳し
くは、入力端子にゲートが接続された第１のｎ型ディプ
リーションＭＥＳＦＥＴと、ゲートが基準電圧に接続さ
れソースが前記第１のｎ型ディプリーションＭＥＳＦＥ
Ｔのソースに接続された第２のｎ型ディプリーションＭ
ＥＳＦＥＴと、ドレインが前記第１、第２のｎ型ディプ
リーションＭＥＳＦＥＴのソースに接続されゲートがバ
イアス電圧に接続されソースが接地された第３のｎ型デ
ィプリーションＭＥＳＦＥＴと、一端が前記第１のｎ型
ディプリーションＭＥＳＦＥＴのドレインに接続され他
端が電源に接続された第１の抵抗と、一端が前記第２の
ｎ型ディプリーションＭＥＳＦＥＴのドレインに接続さ
れ他端が電源に接続された第２の抵抗と、ゲートが前記
第１のｎ型ディプリーションＭＥＳＦＥＴのドレイン接
続されドレインが電源に接続された第４のｎ型ディプリ
ーションＭＥＳＦＥＴと、ゲートが前記第２のｎ型ディ
プリーションＭＥＳＦＥＴのドレインに接続されドレイ
ンが電源に接続された第５のｎ型ディプリーションＭＥ
ＳＦＥＴと、アノードが前記第４のｎ型ディプリーショ
ンＭＥＳＦＥＴのソースに接続されカソードが逆相出力
端子に接続された第１のダイオードと、アノードが前記
第５のｎ型ディプリーションＭＥＳＦＥＴのソースに接
続されカソードが正相出力端子に接続された第２のダイ
オードと、逆相出力端子と接地の間に直列に接続された
第３、第４の抵抗と、正相出力端子と接地の間に直列に
接続された第５、第６の抵抗と、ドレインが逆相出力端
子に接続されゲートが前記第５、第６の抵抗の接続点に
接続された第６のｎ型ディプリーションＭＥＳＦＥＴ
と、ドレインが正相出力端子に接続されゲートが前記第
３、第４の抵抗の接続点に接続された第７のｎ型ディプ
リーションＭＥＳＦＥＴと、アノードが前記第６のｎ型
ディプリーションＭＥＳＦＥＴのソースに接続されカソ
ードが接地された第３のダイオードと、アノードが前記
第７のｎ型ディプリーションＭＥＳＦＥＴのソースに接
続されカソードが接地された第４のダイオードとを具備
している。
くは、入力端子にゲートが接続された第１のｎ型ディプ
リーションＭＥＳＦＥＴと、ゲートが基準電圧に接続さ
れソースが前記第１のｎ型ディプリーションＭＥＳＦＥ
Ｔのソースに接続された第２のｎ型ディプリーションＭ
ＥＳＦＥＴと、ドレインが前記第１、第２のｎ型ディプ
リーションＭＥＳＦＥＴのソースに接続されゲートがバ
イアス電圧に接続されソースが接地された第３のｎ型デ
ィプリーションＭＥＳＦＥＴと、一端が前記第１のｎ型
ディプリーションＭＥＳＦＥＴのドレインに接続され他
端が電源に接続された第１の抵抗と、一端が前記第２の
ｎ型ディプリーションＭＥＳＦＥＴのドレインに接続さ
れ他端が電源に接続された第２の抵抗と、ゲートが前記
第１のｎ型ディプリーションＭＥＳＦＥＴのドレイン接
続されドレインが電源に接続された第４のｎ型ディプリ
ーションＭＥＳＦＥＴと、ゲートが前記第２のｎ型ディ
プリーションＭＥＳＦＥＴのドレインに接続されドレイ
ンが電源に接続された第５のｎ型ディプリーションＭＥ
ＳＦＥＴと、アノードが前記第４のｎ型ディプリーショ
ンＭＥＳＦＥＴのソースに接続されカソードが逆相出力
端子に接続された第１のダイオードと、アノードが前記
第５のｎ型ディプリーションＭＥＳＦＥＴのソースに接
続されカソードが正相出力端子に接続された第２のダイ
オードと、逆相出力端子と接地の間に直列に接続された
第３、第４の抵抗と、正相出力端子と接地の間に直列に
接続された第５、第６の抵抗と、ドレインが逆相出力端
子に接続されゲートが前記第５、第６の抵抗の接続点に
接続された第６のｎ型ディプリーションＭＥＳＦＥＴ
と、ドレインが正相出力端子に接続されゲートが前記第
３、第４の抵抗の接続点に接続された第７のｎ型ディプ
リーションＭＥＳＦＥＴと、アノードが前記第６のｎ型
ディプリーションＭＥＳＦＥＴのソースに接続されカソ
ードが接地された第３のダイオードと、アノードが前記
第７のｎ型ディプリーションＭＥＳＦＥＴのソースに接
続されカソードが接地された第４のダイオードとを具備
している。
【００１０】
【実施例】次に本発明をその好ましい各実施例について
図面を参照しながら具体的に説明する。
図面を参照しながら具体的に説明する。
【００１１】図１は本発明による第１の実施例を示す回
路構成図である。
路構成図である。
【００１２】図１を参照するに、本発明によるｎ型ディ
プリーションＭＥＳＦＥＴの論理回路の第１の実施例
は、ｎ型ディプリーションＭＥＳＦＥＴ１〜７と、ダイ
オード８〜１１と、抵抗１２〜１７とから成る。入力部
の差動対は従来例と同じなので、動作が異なるレベルシ
フト回路（ｎ型ディプリーションＭＥＳＦＥＴ４〜７、
ダイオード８〜１１、抵抗１４〜１７）について説明す
る。
プリーションＭＥＳＦＥＴの論理回路の第１の実施例
は、ｎ型ディプリーションＭＥＳＦＥＴ１〜７と、ダイ
オード８〜１１と、抵抗１２〜１７とから成る。入力部
の差動対は従来例と同じなので、動作が異なるレベルシ
フト回路（ｎ型ディプリーションＭＥＳＦＥＴ４〜７、
ダイオード８〜１１、抵抗１４〜１７）について説明す
る。
【００１３】図１及び第１の実施例の動作説明図である
図２において、入力信号即ち正相出力Ｑが“Ｈｉｇｈ”
になる時に逆相出力ＱＢの電圧により形成されるｎ型デ
ィプリーションＭＥＳＦＥＴ７のゲートソース電圧Ｖｇ
ｓは小さくなり、ＭＥＳＦＥＴ７のドレインソース電流
が減少する。そのためにｎ型ディプリーションＭＥＳＦ
ＥＴによる負荷容量への充電が容易になる。
図２において、入力信号即ち正相出力Ｑが“Ｈｉｇｈ”
になる時に逆相出力ＱＢの電圧により形成されるｎ型デ
ィプリーションＭＥＳＦＥＴ７のゲートソース電圧Ｖｇ
ｓは小さくなり、ＭＥＳＦＥＴ７のドレインソース電流
が減少する。そのためにｎ型ディプリーションＭＥＳＦ
ＥＴによる負荷容量への充電が容易になる。
【００１４】逆に正相出力が“Ｌｏｗ”になる時にはｎ
型ディプリーションＭＥＳＦＥＴ７のゲートソース電圧
Ｖｇｓは大きくなってＭＥＳＦＥＴ７のｇｍが高くな
る。そのために、ｎ型ディプリーションＭＥＳＦＥＴ７
による負荷容量からの放電が容易になる。
型ディプリーションＭＥＳＦＥＴ７のゲートソース電圧
Ｖｇｓは大きくなってＭＥＳＦＥＴ７のｇｍが高くな
る。そのために、ｎ型ディプリーションＭＥＳＦＥＴ７
による負荷容量からの放電が容易になる。
【００１５】逆相出力動作は、正相出力動作の逆の動作
となる。
となる。
【００１６】図３は本発明による第２の実施例を示す回
路構成図である。
路構成図である。
【００１７】図３を参照するに、本発明による第２の実
施例は、ｎ型ディプリーションＭＥＳＦＥＴ１〜７と、
ダイオード８、９と、抵抗１２〜１９とから成ってい
る。
施例は、ｎ型ディプリーションＭＥＳＦＥＴ１〜７と、
ダイオード８、９と、抵抗１２〜１９とから成ってい
る。
【００１８】この第２の実施例では、前記した第１の実
施例のダイオード１０、１１の代わりに抵抗１８、１９
を使用している。第２の実施例は抵抗のためＶｇｓの変
化幅を第１の実施例よりは小さくするが、素子ばらつき
を抑える効果がある。
施例のダイオード１０、１１の代わりに抵抗１８、１９
を使用している。第２の実施例は抵抗のためＶｇｓの変
化幅を第１の実施例よりは小さくするが、素子ばらつき
を抑える効果がある。
【００１９】図４は、本発明による第３の実施例を示す
回路構成図である。
回路構成図である。
【００２０】図４を参照するに、本発明による第３の実
施例は、ｎ型ディプリーションＭＥＳＦＥＴ１〜７、２
０と、ダイオード８〜１１と、抵抗１２〜１７から成る
２入力のＯＲ（ＮＯＲ）ゲートとなり、前記第１の実施
例とほぼ同様の効果がある。
施例は、ｎ型ディプリーションＭＥＳＦＥＴ１〜７、２
０と、ダイオード８〜１１と、抵抗１２〜１７から成る
２入力のＯＲ（ＮＯＲ）ゲートとなり、前記第１の実施
例とほぼ同様の効果がある。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
“レベルシフト回路にて各レベルシフトに入る信号の逆
相の信号により各レベルシフトの電流を制御することに
より、従来の定電流のレベルシフトよりも動作周波数を
低くすることなく消費電流を小さくすることができる効
果が得られる。
“レベルシフト回路にて各レベルシフトに入る信号の逆
相の信号により各レベルシフトの電流を制御することに
より、従来の定電流のレベルシフトよりも動作周波数を
低くすることなく消費電流を小さくすることができる効
果が得られる。
【図１】本発明に係る論理回路の第１の実施例を示す回
路構成図である。
路構成図である。
【図２】本発明による第１の実施例の動作説明図であ
る。
る。
【図３】本発明による第２の実施例を示す回路構成図で
ある。
ある。
【図４】本発明による第３の実施例を示す回路構成図で
ある。
ある。
【図５】従来例の回路図である。
１〜７、２０…ｎ型ディプリーションＭＥＳＦＥＴ ８〜１１…ダイオード １２〜１９…抵抗
Claims (1)
- 【請求項１】 入力端子にゲートが接続された第１のｎ
型ディプリーションＭＥＳＦＥＴと、ゲートが基準電圧
に接続されソースが前記第１のｎ型ディプリーションＭ
ＥＳＦＥＴのソースに接続された第２のｎ型ディプリー
ションＭＥＳＦＥＴと、ドレインが前記第１、第２のｎ
型ディプリーションＭＥＳＦＥＴのソースに接続されゲ
ートがバイアス電圧に接続されソースが接地された第３
のｎ型ディプリーションＭＥＳＦＥＴと、一端が前記第
１のｎ型ディプリーションＭＥＳＦＥＴのドレインに接
続され他端が電源に接続された第１の抵抗と、一端が前
記第２のｎ型ディプリーションＭＥＳＦＥＴのドレイン
に接続され他端が電源に接続された第２の抵抗と、ゲー
トが前記第１のｎ型ディプリーションＭＥＳＦＥＴのド
レイン接続されドレインが電源に接続された第４のｎ型
ディプリーションＭＥＳＦＥＴと、ゲートが前記第２の
ｎ型ディプリーションＭＥＳＦＥＴのドレインに接続さ
れドレインが電源に接続された第５のｎ型ディプリーシ
ョンＭＥＳＦＥＴと、アノードが前記第４のｎ型ディプ
リーションＭＥＳＦＥＴのソースに接続されカソードが
逆相出力端子に接続された第１のダイオードと、アノー
ドが前記第５のｎ型ディプリーションＭＥＳＦＥＴのソ
ースに接続されカソードが正相出力端子に接続された第
２のダイオードと、逆相出力端子と接地の間に直列に接
続された第３、第４の抵抗と、正相出力端子と接地の間
に直列に接続された第５、第６の抵抗と、ドレインが逆
相出力端子に接続されゲートが前記第５、第６の抵抗の
接続点に接続された第６のｎ型ディプリーションＭＥＳ
ＦＥＴと、ドレインが正相出力端子に接続されゲートが
前記第３、第４の抵抗の接続点に接続された第７のｎ型
ディプリーションＭＥＳＦＥＴと、アノードが前記第６
のｎ型ディプリーションＭＥＳＦＥＴのソースに接続さ
れカソードが接地された第３のダイオードと、アノード
が前記第７のｎ型ディプリーションＭＥＳＦＥＴのソー
スに接続されカソードが接地された第４のダイオードと
を有することを特徴とした論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121587A JP2795049B2 (ja) | 1992-05-14 | 1992-05-14 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121587A JP2795049B2 (ja) | 1992-05-14 | 1992-05-14 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315941A JPH05315941A (ja) | 1993-11-26 |
| JP2795049B2 true JP2795049B2 (ja) | 1998-09-10 |
Family
ID=14814940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121587A Expired - Lifetime JP2795049B2 (ja) | 1992-05-14 | 1992-05-14 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2795049B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3689197B2 (ja) * | 1996-09-06 | 2005-08-31 | 三菱電機株式会社 | レベルシフト回路 |
| JPWO2020031538A1 (ja) * | 2018-08-10 | 2021-08-26 | 日本電産株式会社 | 駆動回路、駆動システム |
| CN114172509A (zh) * | 2021-12-31 | 2022-03-11 | 深圳市晶准通信技术有限公司 | 基于化合物的纯耗尽型逻辑电路及复合逻辑电路 |
-
1992
- 1992-05-14 JP JP4121587A patent/JP2795049B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05315941A (ja) | 1993-11-26 |
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