JPH0458676B2 - - Google Patents
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- JPH0458676B2 JPH0458676B2 JP60260198A JP26019885A JPH0458676B2 JP H0458676 B2 JPH0458676 B2 JP H0458676B2 JP 60260198 A JP60260198 A JP 60260198A JP 26019885 A JP26019885 A JP 26019885A JP H0458676 B2 JPH0458676 B2 JP H0458676B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にその
周辺回路の改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device, and particularly to improvements in its peripheral circuits.
従来、この種の半導体記憶装置として、第６図
に示すものがあつた。図において、１はCMOS
スタテイツクRAMで使用される外部ext信号
に対する入力初段、３１〜３Ｎはアドレス信号ａ
１〜aNがそれぞれ入力されるとともに入力初段
１出力が共通に入力されるNORゲートであ
り、通常このNORゲートはアドレス信号の論理
レベルを所定の論理レベルに固定するための入力
初段として用いられている。また４はこれらの
NORゲートの出力からメモリセル選択信号を発
生するアドレスデコード手段、５はセンスアンプ
活性化信号SE（センス・イネーブル）を発生する
センスアンプ活性化信号発生回路である。
Conventionally, as this type of semiconductor memory device, there has been one shown in FIG. In the figure, 1 is CMOS
First input stage for external ext signals used in static RAM, 31 to 3N are address signals a
It is a NOR gate to which 1 to aN are respectively input and the first input stage 1 output is input in common.This NOR gate is usually used as the first input stage to fix the logic level of the address signal to a predetermined logic level. There is. Also 4 is these
Address decoding means generates a memory cell selection signal from the output of the NOR gate, and 5 is a sense amplifier activation signal generation circuit that generates a sense amplifier activation signal SE (sense enable).
なお上記extはチツプセレクト入力信号であ
り、ロウの時チツプが活性化されるというもので
ある。 Note that ext is a chip select input signal, and when it is low, the chip is activated.
次にセンスアンプの構成例を第８図に示す。こ
の第８図はCMOS構成でよく使用されるカレン
トミラー型センスアンプとその後段のインバータ
とを示している。 Next, an example of the configuration of the sense amplifier is shown in FIG. FIG. 8 shows a current mirror type sense amplifier often used in a CMOS configuration and an inverter at the subsequent stage.
図中、６，７，１１はｐチヤネル型電界効果ト
ランジスタ、８，９，１０，１２，１３はｎチヤ
ネル型電界効果トランジスタであり、該センスア
ンプ２０及びインバータ３０はメモリセルからの
データＢ，の差動増幅を行ない、出力段へデー
タを伝える働きをする。 In the figure, 6, 7, and 11 are p-channel field effect transistors, and 8, 9, 10, 12, and 13 are n-channel field effect transistors. It performs differential amplification and transmits data to the output stage.
ここで、１０，１３はセンスアンプのパワーカ
ツト用のトランジスタ（電流削減手段）であり、
センスアンプ活性化信号SEがハイの時、センス
アンプは活性化され増幅動作を行なうが、センス
アンプイネーブル信号SEがロウの時、センスア
ンプは非活性化状態となりセンスアンプを流れる
電流はカツトされる。 Here, 10 and 13 are transistors (current reduction means) for power cut of the sense amplifier,
When the sense amplifier activation signal SE is high, the sense amplifier is activated and performs amplification operation, but when the sense amplifier enable signal SE is low, the sense amplifier is inactivated and the current flowing through the sense amplifier is cut off. .
次に動作について説明する。 Next, the operation will be explained.
第７図に従来型の動作タイミング図を示す。こ
こでＶはノード電圧、Ｉは電流を示している。外
部チツプセレクト信号extがハイからロウに変
化するとそれを受けて内部信号がハイからロ
ウに変化する。そうすると、アドレス信号ａ１〜
aNがハイでないときは、NORゲート３が動作
し、アドレスデコード手段４が動作し、アドレス
バツフア及びデコーダ周辺で充放電電流が流れ
る。 FIG. 7 shows a conventional operation timing diagram. Here, V represents a node voltage and I represents a current. When the external chip select signal ext changes from high to low, the internal signal changes from high to low in response. Then, the address signal a1~
When aN is not high, the NOR gate 3 operates, the address decoding means 4 operates, and a charging/discharging current flows around the address buffer and decoder.
また逆に外部チツプセレクト信号extがロウ
からハイに変化しても同様に電流が流れる。一方
センスアンプでは外部チツプセレクト信号ext
がロウの期間センスアンプが活性化状態となり、
センスアンプで電流が流れる。従つて全体の電流
波形は第７図に示すように時間t1，t2でピークを
持つ。 Conversely, even if the external chip select signal ext changes from low to high, a current similarly flows. On the other hand, in the sense amplifier, external chip select signal ext
The sense amplifier is activated while is low,
Current flows through the sense amplifier. Therefore, the entire current waveform has peaks at times t1 and t2, as shown in FIG.
従来の半導体記憶装置は、以上のように構成さ
れているので、ext信号の変化時にピーク電流
が大きくなるという欠点があつた。
Since the conventional semiconductor memory device is configured as described above, it has a drawback that the peak current increases when the ext signal changes.
この発明は上記のような問題点を解消するため
になされたもので、回路を大きく変更することな
く、周辺回路全体を流れる電流のピーク値を下げ
ることのできる半導体記憶装置を得ることを目的
としている。 This invention was made to solve the above-mentioned problems, and its purpose is to obtain a semiconductor memory device that can reduce the peak value of current flowing through the entire peripheral circuit without significantly changing the circuit. There is.
この発明に係る半導体装置は、外部チツプ選択
信号／CSextを受けて、これより遅れて活性化し
遅れて不活性となる第１の内部チツプ選択信号／
CS１および該第１の内部チツプ選択信号よりさ
らに遅れて活性化し早く不活性となる第２の内部
チツプ選択信号／CS２を発生し、第１の内部チ
ツプ選択信号／CS１をアドレス入力初段による
アドレス信号の固定に、第２の内部チツプ選択信
号／CS２をメモリセルアレイから読出された信
号の増幅に分けて使用するようにしたものであ
る。
The semiconductor device according to the present invention has a first internal chip selection signal /CSext which is activated later than the external chip selection signal /CSext and deactivated later.
A second internal chip selection signal /CS2 which is activated later than CS1 and the first internal chip selection signal and deactivated earlier is generated, and the first internal chip selection signal /CS1 is used as an address signal by the address input first stage. , and the second internal chip selection signal /CS2 is used separately for amplifying the signal read from the memory cell array.
この発明においては、上述のように構成したこ
とにより、センスアンプの活性化とアドレス信号
の固定とが時間的にずれることとなり、外部チツ
プ選択信号／CSext変化時のピーク電流が低減さ
れる。
In the present invention, with the above-described configuration, the activation of the sense amplifier and the fixing of the address signal are shifted in time, thereby reducing the peak current when the external chip selection signal /CSext changes.
第１図はこの発明の一実施例による半導体記憶
装置を示し、図中、第６図と同一または相当部分
は、同じ符号で示されている。２は本実施例で新
たに付加された内部CS信号発生回路であり、こ
の内部CS信号発生回路２は信号から１と
CS２の２種類の信号を作り、それぞれをNOR回
路３１〜３Ｎ及びセンスアンプ活性化信号発生回
路５に対し出力するものである。
FIG. 1 shows a semiconductor memory device according to an embodiment of the present invention, and in the figure, the same or corresponding parts as in FIG. 6 are designated by the same reference numerals. 2 is an internal CS signal generation circuit newly added in this embodiment, and this internal CS signal generation circuit 2 converts the signal from 1 to
Two types of signals CS2 are generated and outputted to the NOR circuits 31 to 3N and the sense amplifier activation signal generation circuit 5, respectively.
第４図は第１図の内部CS信号発生回路２の一
構成例であり、信号を入力とする遅延回路２
１と、信号と遅延回路２１の出力Ｄの２つ
を入力とするANDゲート２２とORゲート２３と
からなつている。 FIG. 4 shows an example of the configuration of the internal CS signal generation circuit 2 shown in FIG.
1, and an AND gate 22 and an OR gate 23, each of which receives a signal and the output D of the delay circuit 21 as inputs.
次に動作について説明する。第２図に動作タイ
ミング図を示す。ここでＶはノード電圧、Ｉは電
流を示している。 Next, the operation will be explained. FIG. 2 shows an operation timing diagram. Here, V represents a node voltage and I represents a current.
外部チツプセレクト信号extがハイからロウ
に変化するとそれを受けて内部信号がハイか
らロウに変化する。そうすると内部CS信号発生
回路２では第２図の動作タイミング図に示すよう
に、１ならびに２を発生する。１はハイ
→ロウの変化が早くて、ロウ→ハイの変化が遅延
される信号であり、信号２はハイ→ロウの変
化が遅延され、ロウ→ハイの変化が遅延されない
信号である。１はアドレス信号の入力との
NORゲートに入力されるので、アドレスバツフ
ア及びデコードで流れる電流は第２図のＩ（アド
レスバツフア及びデコーダ）のようになる。 When the external chip select signal ext changes from high to low, the internal signal changes from high to low in response. Then, the internal CS signal generating circuit 2 generates 1 and 2 as shown in the operation timing chart of FIG. Signal 1 is a signal in which the change from high to low is fast and the change from low to high is delayed, and signal 2 is a signal in which the change from high to low is delayed but the change from low to high is not delayed. 1 is connected to address signal input.
Since it is input to the NOR gate, the current flowing in the address buffer and decoding becomes like I (address buffer and decoder) in FIG.
また２はセンスアンプイネーブル信号の発
生に使用されるので、センスアンプで消費される
電流は第２図のＩ（センスアンプ）のようになる。
従つて全体電流Ｉ（全体）は第７図の従来例のよ
うなピークを持たなくすることができ、同時のノ
イズの原因であるdI／dtの低減にも効果がある。 Further, since 2 is used to generate a sense amplifier enable signal, the current consumed by the sense amplifier becomes as shown by I (sense amplifier) in FIG.
Therefore, the total current I (total) can be prevented from having a peak as in the conventional example shown in FIG. 7, and it is also effective to reduce dI/dt, which is a cause of noise.
また第３図に示すようにext信号がハイの期
間、即ちチツプ非選択の期間が短くなると内部の
CS１信号ではチツプ非選択の磁気がなくなり、
CSext信号がハイである期間が短かくなるために
次サイクルのアクセスタイムが遅くなるプツシユ
アウト効果を回避できる。 Also, as shown in Figure 3, when the period when the ext signal is high, that is, the period when the chip is not selected, becomes shorter, the internal
With the CS1 signal, the chip non-selection magnetism disappears,
Since the period during which the CSext signal is high is shortened, it is possible to avoid the push-out effect in which the access time of the next cycle is delayed.
また１のハイ→ロウへの変化を早くするの
で、チツプセレクトアクセスタイムが遅くならな
いものである。 Also, since the change from high to low of 1 is made faster, the chip select access time does not become slower.
なお、上記実施例では第１番目の内部CS信号
CS１でアドレスの制御を行ない、第２番目の内
部CS信号２でセンスアンプの制御を行なうよ
うにしたが、内部CS信号を３種類以上発生して
センスアンプ以外の他の内部回路の制御に用いる
ようにしてもよく、その他アドレス入力初段以外
でのパワーカツトに用いることにより、上記実施
例と同様の効果を奏する。 Note that in the above embodiment, the first internal CS signal
CS1 controls the address and the second internal CS signal 2 controls the sense amplifier, but three or more types of internal CS signals are generated and used to control other internal circuits other than the sense amplifier. Alternatively, by using it for power cut at a stage other than the first stage of address input, the same effect as in the above embodiment can be obtained.
以上のように、この発明に係る半導体記憶装置
によれば、外部チツプ選択信号を受けて、これよ
り遅れて活性化し遅れて不活性となる第１の内部
チツプ選択信号により内部アドレス固定手段を駆
動制御し、該第１の内部チツプ選択信号よりさら
に遅れて活性化し早く不活性となる第２の内部チ
ツプ選択信号によりセンスアンプを駆動制御する
ことなくピーク電流を低減でき、同時にノイズの
原因となるdI／dtの低減にも効果がある。またア
クセスタイムが遅くならない効果もある。
As described above, according to the semiconductor memory device of the present invention, the internal address fixing means is driven by the first internal chip selection signal which is activated later than the external chip selection signal and deactivated later. A second internal chip selection signal is activated later than the first internal chip selection signal and deactivated earlier than the first internal chip selection signal, thereby reducing the peak current without controlling the drive of the sense amplifier and at the same time causing noise. It is also effective in reducing dI/dt. It also has the effect of not slowing down access time.
第１図は本発明の一実施例による半導体記憶装
置の回路図、第２図及び第３図は第１図の動作タ
イミングを示す図、第４図は第１図の内部チツプ
セレクト信号発生回路の構成例を示す回路図、第
５図は第４図の回路の動作タイミングを示す図、
第６図は従来の半導体記憶装置の回路図、第７図
は第６図の動作タイミングを示す図、第８図は第
１図及び第６図の半導体記憶装置に用いられるセ
ンスアンプの回路図である。
１……チツプセレクト信号に対する入力初段、
２……内部CS信号発生回路、３……NORゲート
（内部アドレス固定手段）、４……アドレスデコー
ド手段、５……センスアンプ活性化信号発生回
路、１０，１３……ｎチヤネル型電界効果トラン
ジスタ（電流削減手段）。
FIG. 1 is a circuit diagram of a semiconductor memory device according to an embodiment of the present invention, FIGS. 2 and 3 are diagrams showing the operation timing of FIG. 1, and FIG. 4 is an internal chip select signal generation circuit of FIG. 1. 5 is a circuit diagram showing an example of the configuration of FIG. 4, and FIG. 5 is a diagram showing the operation timing of the circuit in FIG.
6 is a circuit diagram of a conventional semiconductor memory device, FIG. 7 is a diagram showing the operation timing of FIG. 6, and FIG. 8 is a circuit diagram of a sense amplifier used in the semiconductor memory device of FIGS. 1 and 6. It is. 1...First stage input for chip select signal,
2...Internal CS signal generation circuit, 3...NOR gate (internal address fixing means), 4...Address decoding means, 5...Sense amplifier activation signal generation circuit, 10, 13...n-channel field effect transistor (current reduction means).
Claims (1)
と、 チツプの選択、非選択を切替えるための外部チ
ツプセレクト信号を入力とし、該外部チツプセレ
クト信号より遅れて活性化し遅れて不活性となる
第１の内部チツプセレクト信号および該第１の内
部チツプセレクト信号よりさらに遅れて活性化し
早く不活性となる第２の内部チツプセレクト信号
を発生するチツプセレクト信号発生回路と、 上記第１の内部チツプセレクト信号により制御
され、上記メモリセルアレイの特定のメモリセル
を指定するためのアドレス信号を所定の論理レベ
ルに固定する内部アドレス固定手段と、 上記第２の内部チツプセレクト信号により制御
され上記メモリセルアレイから読出された信号を
増幅するセンスアンプ回路とを備えたことを特徴
とする半導体記憶装置。[Claims] 1. A memory cell array consisting of a plurality of memory cells and an external chip select signal for switching between chip selection and non-selection, which is activated later than the external chip select signal and deactivated later than the external chip select signal. a chip select signal generation circuit that generates a first internal chip select signal that is activated later than the first internal chip select signal and a second internal chip select signal that is activated later than the first internal chip select signal and deactivated earlier than the first internal chip select signal; an internal address fixing means controlled by a chip select signal and fixing an address signal for designating a specific memory cell of the memory cell array to a predetermined logic level; and an internal address fixing means controlled by the second internal chip select signal and fixed to the memory cell array. A semiconductor memory device comprising: a sense amplifier circuit that amplifies a signal read from the semiconductor memory device.
Priority Applications (1)
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|---|---|---|---|
| JP60260198A JPS62120694A (en) | 1985-11-20 | 1985-11-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260198A JPS62120694A (en) | 1985-11-20 | 1985-11-20 | Semiconductor memory device |
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| JPH0458676B2 true JPH0458676B2 (en) | 1992-09-18 |
Family
ID=17344693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260198A Granted JPS62120694A (en) | 1985-11-20 | 1985-11-20 | Semiconductor memory device |
Country Status (1)
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Families Citing this family (4)
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-
1985
- 1985-11-20 JP JP60260198A patent/JPS62120694A/en active Granted
Patent Citations (2)
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|---|---|---|---|---|
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Also Published As
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