JPH0644396B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置に係わり、特に、チップイネ
ーブル信号に従ってアドレス選択手段や情報出力手段の
イネーブル状態及びディスイネーブル状態を設定する回
路に関する。

（従来の技術） 外部非同期型や内部非同期型の半導体記憶装置において
は、情報記憶部のアドレスを指定するためのアドレス指
定信号の他に、いくつかのコントロール信号が与えられ
る。例えば、紫外線消去型の読出し専用メモリ（以下、
ＥＰＲＯＭと記す）においては、チップのイネーブル状
態あるいはディスイネーブル状態を指定するチップイネ
ーブル信号と、チップの出力部のイネーブル状態あるい
はディスイネーブル状態を指定する出力イネーブル信号
が与えられる。

第６図は上記ＥＰＲＯＭの構成を示す回路図である。図
に於いて、１１は、チップ外部から与えられるＴＴＬレ
ベル（あるいはＭＯＳレベル）のチップイネーブル信号
▲▼をチップ内部のＭＯＳレベルのチップイネーブ
ル信号▲▼に変換するＥＣバッファである。チッ
プイネーブル信号▲▼がローレベル（イネーブル
指定レベル）になると、行アドレスバッファ１２、行デ
コーダ１３、列アドレスバッファ１４、列デコーダ１５
がイネーブル状態になり、また、リセットトランジスタ
１６n はオフ状態となる。これにより、行デコーダ１３
は行アドレスバッファ１２を介して与えられる行アドレ
ス指定信号をデコードし、該信号によって指定されるメ
モリセル１７上の行アドレス（ワード線１８n ）を選択
する。同様に、列デコーダ１５は列アドレスバッファ１
４を介して与えられる列アドレス指定信号をデコード
し、メモリセル１７上の列アドレス（ビット線１９ｎ）
を選択する。これによって選択されたアドレスから読み
出されたデータは、センスアンプ２０によって１，０を
判定された後、出力コントロール回路２１に与えられ
る。この出力コントロール回路２１は、ＯＥバッファ２
２から出力されるアウトプットイネーブル信号▲
▼がローレベルの期間にイネーブル状態となり、センス
アンプ２１の出力をＩ／Ｏバッファ２３に与える。ＯＥ
バッファ２２は、チップイネーブル信号▲▼がロ
ーレベルになるとイネーブル状態となり、チップ外部か
ら与えられるＴＴＬレベル（あるいはＭＯＳレベル）の
アウトプットイネーブル信号▲▼をチップ内部のＭ
ＯＳレベルのアウトプットイネーブル信号▲▼に
変換する。

一方、イネーブル信号▲▼がハイレベル（ディス
イネーブル指定レベル）になると、アドレスバッファ１
２，１４やデコーダ１３，１５、ＯＥバッファ２２がデ
ィスイネーブル状態になる。これにより、アドレスバッ
ファ１２，１４の出力の全ビットは１になり、デコーダ
１３，１５の出力の全ビットは０になる。また、リセッ
トトランジスタ１６n がオフ状態になるので、ワード線
１８n 、ビット線１９n の電位は０に設定される。さら
に、出力コントロール回路２１がディスイネーブル状態
になる。したがって、データの読み出し及び出力はなさ
れない。

上記ＣＥバッファ１１は例えば第７図のように構成さ
れ、第８図に示すような高い入出力応答特性を持つよう
に設定されている。また、アドレスバッファ１２あるい
は１４は例えば、第９図にように構成され、チップイネ
ーブル信号▲▼がローレベルになると、行アドレ
ス指定信号あるいは列アドレス指定信号を出力する。行
デコーダ１３あるいは列デコーダ１５は第１０図のよう
に構成され、チップイネーブル信号ＣＥ′がハイレベル
になると（▲▼がローレベルになると）、行アド
レス指定信号あるいは列アドレス指定信号をデコードす
る。また、メモリセル１７から読み出されたデータは第
１１図の示すように、２つのイネーブル信号▲▼，
▲▼がともにローレベルのとき出力コントロール回
路２１から出力される。

以上ＥＰＲＯＭの構成について概略的に説明したが、こ
こで、ＣＥバッファ１１は、アクセス時間を早くするた
めに、上記の如く、高い入出力応答特性を持つように設
定されている。

しかし、このような構成では、雑音信号Ｎの影響を受け
易いという問題がある。

今、第７図に示すパッド２４に第１２図に示すようなパ
ルス状の雑音信号Ｎを含んだチップイネーブル信号▲
▼が入力された場合を考える。この場合、ＣＥバッフ
ァ１１の入出力応答特性が早いので、チップイネーブル
信号ＣＥ′にも雑音信号Ｎとほぼ同じ幅のパルスＰが発
生する。このパルスＰの期間は、アドレスバッファ１２
等はディスイネーブル状態と同じになる。すなわち、上
記の如く、デコーダ１３，１５の出力が０となったり、
ワード線１８n やビット線１９n の電位が０ボルトとな
ったりする。パルスＰが納まると、デコーダ１３，１５
の出力やワード線１８n 、ビット線１９n の電位等は元
の状態に戻るが、１度スタンドバイ状態になったもの
が、完全に元の状態に回復するには時間がかかる。最悪
の場合、元のレベルに回復するまでの間に、真のデータ
と逆のデータが出力される。例えば、真のデータが０で
ある場合に、０→１→０という経過をたどる。このケー
スは雑音信号Ｎの影響が大きく現われるケースである
が、最悪の場合には、パルスＰがＣＥバッファ１１の入
力側にフィードバックされ、発振モードになってしまう
ことがある。

（発明が解決しようとする問題点） 以上述べたように従来の半導体記憶装置においては、チ
ップ外部から与えられるチップイネーブル信号に対する
応答が早いので、アクセス時間を早くすることができる
反面、雑音信号の影響を受けやすいという問題があっ
た。

そこでこの発明は、アクセス時間の遅れを招くことな
く、雑音信号の影響を抑えることができる半導体記憶装
置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するためにこの発明は、チップイネーブ
ル信号と該信号の遅延出力信号とを論理演算することに
より、イネーブル指定レベルからディスイネーブル指定
レベルへの切り変りタイミングだけが、チップイネーブ
ル信号の該切り変りタイミングよりほぼ上記遅延時間分
だけ遅れる第１の信号を生成する手段と、 チップイネーブル信号に同期した第２の信号を生成する
手段と、 を設け、上記第１の信号によってアドレス選択手段のイ
ネーブル状態とディスイネーブル状態とを切り変え、第
２の信号によって情報出力手段のディスイネーブル状態
とイネーブル状態とを切り換えるようにしたものであ
る。

（作用） 上記構成のように、チップイネーブル信号とその遅延出
力信号を使って、ディスイネーブル状態からイネーブル
状態への切り変りタイミングだけが上記遅延時間分遅い
第１の信号を作り、これによってアドレス選択手段のイ
ネーブル状態とディスイネーブル状態とを切り換える構
成によれば、アドレス選択手段のアクセス時間を遅らす
ことなく、上記遅延時間以下の幅を持つ雑音信号を除去
することができる。

また、情報出力手段については、第１の信号ではなく、
両方切り換えタイミングともチップイネーブル信号に同
期した第２の信号によってイネーブル状態とディスイネ
ーブル状態を切り換えるようにしたので、チップイネー
ブル信号がイネーブル指定レベルからディスイネーブル
指定レベルに切り変ってから、情報出力手段がイネーブ
ル状態からディスイネーブル状態に切り変る際に満たさ
なくてはならない規格上の遅延時間を満たすことがで
き、他のチップへの悪影響が生じるのを防ぐことができ
る。

（実施例） 以下、図面を参照してこの発明の実施例を詳細に説明す
る。

第１図はこの発明の一実施例の構成を示す回路図であ
る。図において、パッド３１に供給されるＴＴＬレベル
（あるいはＭＯＳレベル）のチップイネーブル信号▲
▼は、ＭＯＳインバータ３２，３３によってチップ内
部のＭＯＳレベルのチップイネーブル信号▲▼に
変換される。この信号▲▼は遅延回路３４に供給
されるとともに、ナンド回路３５に供給される。このナ
ンド回路３５にはさらに遅延回路３４の出力信号▲
▼が与えられる。これら２つの信号▲▼、▲
▼はナンド回路３５，ＭＯＳインバータ３６に
よって論理積をとられ、信号▲▼として出力さ
れる。この信号▲▼は先の第６図に示すアドレ
スバッファ１２，１４やデコーダ１３，１５、センスア
ンプ２０に供給され、これら回路のイネーブル状態とデ
ィスイネーブル状態を切り換える。

上記ＭＯＳインバータ３３から出力される信号▲
▼はさらに、ＭＯＳインバータ３７，３８に通され、信
号▲▼として出力される。この信号▲
▼は先の第６図に示すＯＥバッファ２２に供給され、こ
の回路のイネーブル状態とディスイネーブル状態を切り
換える。

上記構成においては、第２図に示すように、第１の信号
▲▼は、チップイネーブル信号がハイレベル
（ディスイネーブル指定レベル）からローレベル（イネ
ーブル指定レベル）に切り変ると、これに応答して速や
かにハイレベルからローレベルに切り変り、チップイネ
ーブル信号▲▼がローレベルからハイレベルに切
り変るときは、約遅延回路２４の遅延時間Ｔ（例えば、
数＋ｎｓｅｃ）分遅れてローレベルからハイレベルに切
り変る。したがって、先の第６図に示すアドレスバッフ
ァ１２，１４やデコーダ１３，１５、センスアンプ２０
は、チップイネーブル信号▲▼がハイレベルからロ
ーレベルに切り変ると速やかにディスイネーブル状態
（スタンドバイ状態）からイネーブル状態に切り変り、
チップイネーブル信号▲▼がローレベルからハイレ
ベルに切り変ると、遅延時間Ｔだけ遅れてイネーブル状
態からディスイネーブル状態に切り変る。

一方、信号▲▼は、ハイレベルからローレベル
への切り変え、ローレベルからハイレベルへの切り変え
のいずれの切り変えも、チップイネーブル信号ＣＥのレ
ベルの切り変えに同期して速やかになされる。これによ
り、ＯＥバッファ２２はチップイネーブル信号▲▼
がハイレベルからローレベルに切り変る場合、ローレベ
ルからハイレベルに切り変る場合のいずれの場合も、速
やかに状態（ディスイネーブル状態とイネーブル状態）
が切り変る。これにより、先の第５図に示す出力コント
ロール回路２１は出力イネーブル信号▲▼のレベル
の変化に同期して速やかに状態（イネーブル状態とディ
スイネーブル状態）が切り変る。

なお、上記遅延回路３４は例えば第３図のように構成さ
れている。この第３図に示す遅延回路３４は２つの遅延
部３４１，３４２を有し、遅延部３４１でチップイネー
ブル信号ＣＥ′の立ち下がりのタイミングを遅らせ、遅
延部３４２で立上がりのタイミングを遅らせるようにし
たものである。

以上詳述したようにこの実施例は、チップイネーブル信
号▲▼とその遅延出力信号▲▼使って、
ディスイネーブル状態指定レベルからイネーブル状態指
定レベルへの切り変りタイミングだけがチップイネーブ
ル信号▲▼のそれよりも上記遅延時間Ｔ分程遅い
第１の信号▲▼を作り、これによってアドレス
選択手段のイネーブル状態とディスイネーブル状態とを
切り変えるようにしたものである。このような構成によ
れば、デコーダ１３，１５等のアクセス時間を遅らすこ
となく、第４図に示すように、上記遅延時間以内の雑音
信号Ｎを除去することができる。

また、ＯＥバッファ２２については、第１の信号▲
▼ではなく、両切り換えタイミングともチップイネ
ーブル信号▲▼に同期した第２の信号▲▼
によってイネーブル状態とディスイネーブル状態を切り
換えるようにしたので、チップイネーブル信号▲▼
がイネーブル指定レベルからディスイネーブル指定レベ
ルに切り変ってから、ＯＥバッファ２２がイネーブル状
態からディスイネーブル状態に切り変るまでの時間Ｔｄ
ｆとして規格上の条件を満たすことができる。

第５図はこの発明の他の実施例の構成を示す回路図であ
る。この実施例は、入力段にＭＯＳインバータ３９を追
加し、論理演算をノア回路４０とＭＯＳインバータ３６
による論理和とするようにしたものである。

このような構成においても、先の実施例と同様、アクセ
ス時間を遅らすことなく、雑音信号Ｎを除去するための
フィルタ機能を得ることができる。

なお、先の説明では、第２の信号▲▼の２つの
切り変りタイミングをチップイネーブル信号▲▼の
各切り変りタイミングに同期させる場合を説明したが、
ディスイネーブル指定レベルからイネーブル指定レベル
への切り変りタイミングは、チップイネーブル信号▲
▼のそれよりも所定時間遅らすようにしてもよいこと
は勿論である。

また、先の説明では、この発明をＥＰＲＯＭに適用する
場合を説明したが、マスクＲＯＭ等の他のＲＯＭに適用
してもよいことは勿論である。また、ＲＯＭに限らず、
スタティックＲＡＭ等のＲＡＭにも適用可能なことは勿
論である。

［発明の効果］ 以上述べたようにこの発明によれば、アクセス時間を遅
らすことなく雑音信号の影響を抑えることができる半導
体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図の動作を説明するためのタイミングチャー
ト、第３図は第１図に示す遅延回路の具体的構成の一例
を示す回路図、第４図は第１図の動作を説明するための
タイミングチャート、第５図はこの発明の他の実施例の
構成を示す回路図、第６図はＥＰＲＯＭの全体的な構成
を示すブロック図、第７図はＣＥバッファの構成を示す
回路図、第８図は第７図のＣＥバッファの動作を示すタ
イミングチャート、第９図はアドレスバッファの構成を
示す回路図、第１０図はデコーダの構成を示す回路図、
第１１図は第６図のデータ出力動作を示すタイミングチ
ャート、第１２図は従来の問題を説明するためのタイミ
ングチャートである。 ３１……パッド、３２，３３，３６〜３８、３９……Ｍ
ＯＳインバータ、３４……遅延回路、３５……ナンド回
路、４０……ノア回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】情報を記憶する情報記憶手段と、 この情報記憶手段のアドレスを選択するアドレス選択手
   段と、 このアドレス選択手段によって選択されたアドレスから
   読み出された情報を出力する情報出力手段と、 チップイネーブル信号を遅延する遅延手段と、 上記チップイネーブル信号と上記遅延手段の出力信号と
   を論理演算し、ディスイネーブル指定レベルからイネー
   ブル指定レベルへの切り変りタイミングは、上記チップ
   イネーブル信号の該切り変りタイミングに同期し、イネ
   ーブル指定レベルからディスイネーブル指定レベルへの
   切り変りタイミングは、上記チップイネーブル信号の該
   切り変りタイミングより約上記遅延手段の遅延時間だけ
   遅い第１の信号を生成する第１の信号生成手段と、 上記イネーブル指定レベルからディスイネーブル指定レ
   ベルへの切り変りタイミングが上記チップイネーブル信
   号の該切り変りタイミングに同期した第２の信号を生成
   する第２の信号生成手段と、 を具備し、上記第１の信号によって上記アドレス選択手
   段のイネーブル状態とディスイネーブル状態とを切り変
   え、上記第２の信号によって上記情報出力手段のイネー
   ブル状態とディスイネーブル状態とを切り変えるように
   構成されていることを特徴とする半導体記憶装置。
2. 【請求項２】上記チップイネーブル信号はハイレベルを
   ディスイネーブル指定レベル、ローレベルをイネーブル
   指定レベルとし、 上記第１の信号生成手段は、上記イネーブル信号と上記
   遅延手段の出力信号との論理積よって上記第１の信号を
   生成するように構成されていることを特徴とする特許請
   求の範囲第１項記載の半導体記憶装置。
3. 【請求項３】上記チップイネーブル信号は、ローレベル
   をディスイネーブル指定レベル、ハイレベルをイネーブ
   ル指定レベルとし、 上記第１の信号生成手段は、上記イネーブル信号と上記
   遅延手段の出力信号との論理和によって上記第１の信号
   を生成するように構成されていることを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。
4. 【請求項４】上記情報記憶手段は、紫外線によって消去
   可能な読出し専用型の情報記憶手段であることを特徴と
   する特許請求の範囲第１項記載の半導体記憶装置。
5. 【請求項５】上記情報記憶手段は、マスクを使って情報
   が記憶される読出し専用型の情報記憶手段であることを
   特徴とする特許請求の範囲第１項記載の半導体記憶装
   置。
6. 【請求項６】上記情報記憶手段は、スタティック型で、
   かつランダムアクセス型の情報記憶手段であることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。