JPS6093696A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6093696A JPS6093696A JP58201373A JP20137383A JPS6093696A JP S6093696 A JPS6093696 A JP S6093696A JP 58201373 A JP58201373 A JP 58201373A JP 20137383 A JP20137383 A JP 20137383A JP S6093696 A JPS6093696 A JP S6093696A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- decoding
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明ば半導体メモ１ハ特にチップ選択機能を持ち、絶
縁ケート型電界効果トランジスタによりスタティックＲ
ＡＭを構成する半導体メモリに関する。
縁ケート型電界効果トランジスタによりスタティックＲ
ＡＭを構成する半導体メモリに関する。
以下の説明は絶縁ケート型電界効果トラ／ジスタとして
ＭＯＳ）ランジスタ（以下、ＭＯ８Ｔという。）を取上
げ、ＭＯＳスタティックＲＡＭ（ランダムアクセスメモ
リ）について行なう。
ＭＯＳ）ランジスタ（以下、ＭＯ８Ｔという。）を取上
げ、ＭＯＳスタティックＲＡＭ（ランダムアクセスメモ
リ）について行なう。
第１図は従来の１〜１０８スタティックＩｔ、ＡＭの要
部を示すブロック図である。メモリセルＭｅはその複数
個がマトリックス配置され、同一行に配置された複数の
メモリセルの選択端子は、その行に対応する１つのワー
ド線Ｗ１ ＋ −−−＋ ＷＪに共通接続される。同一
の列に配置された複数のメモリセルＭＣのデータ入出力
端子軸はその列に対応するデータ線Ｌｌｌ 、Ｄｉ〜１
）ｌ（、Ｄｋに共通接続される。複数のデータ線Ｄｉ、
ｌ）ｉは、列スイッチ回路Ｙを介して共通データ線に結
合される。ワード線Ｗｉ及び列スイッチ入力信号Ｙ １
．−−− 。
部を示すブロック図である。メモリセルＭｅはその複数
個がマトリックス配置され、同一行に配置された複数の
メモリセルの選択端子は、その行に対応する１つのワー
ド線Ｗ１ ＋ −−−＋ ＷＪに共通接続される。同一
の列に配置された複数のメモリセルＭＣのデータ入出力
端子軸はその列に対応するデータ線Ｌｌｌ 、Ｄｉ〜１
）ｌ（、Ｄｋに共通接続される。複数のデータ線Ｄｉ、
ｌ）ｉは、列スイッチ回路Ｙを介して共通データ線に結
合される。ワード線Ｗｉ及び列スイッチ入力信号Ｙ １
．−−− 。
Ｙｋはアドレス回路ＢＸ、ＢＹとデコード回路、Ｘ−Ｌ
）ＣＲ、Ｙ−ＤＣＩ（により選択される。センスアンプ
８Ａの入力端子及びデータ入力回路１）ＩＣの出力端子
は、前記共通のデータ線に結合されセンスアンプ８Ａの
出力はブーータ出力回路ＤＯＢをり、その制御回路Ｃ０
ＮＴは、チップの選択、非選択状態を制御する制御信号
Ｃ８’、Ｃ８’／を出力する。制御信号Ｃ８’はアドレ
ス回路ＨＸ、ＢＹを制データ出力回路ＤＯＨを制御しチ
ップが非選択時にデータ出力回路ＤＯＢを不活性化する
。また制御回路Ｃ０ＮＴは書込み、読出しを制御する制
御信号ＷＥ／を出力する。制御信号ＷＥ’は書込み時に
は、データ入力回路１）ＩＣを活性化させ、データ出力
回％ Ｄ ＯＢを不活性化させる。読出し時には逆にデ
ータ入力回路ＤＩＣを不活性化させ、データ出力回路Ｉ
ＪＯＢを活性化させる。
）ＣＲ、Ｙ−ＤＣＩ（により選択される。センスアンプ
８Ａの入力端子及びデータ入力回路１）ＩＣの出力端子
は、前記共通のデータ線に結合されセンスアンプ８Ａの
出力はブーータ出力回路ＤＯＢをり、その制御回路Ｃ０
ＮＴは、チップの選択、非選択状態を制御する制御信号
Ｃ８’、Ｃ８’／を出力する。制御信号Ｃ８’はアドレ
ス回路ＨＸ、ＢＹを制データ出力回路ＤＯＨを制御しチ
ップが非選択時にデータ出力回路ＤＯＢを不活性化する
。また制御回路Ｃ０ＮＴは書込み、読出しを制御する制
御信号ＷＥ／を出力する。制御信号ＷＥ’は書込み時に
は、データ入力回路１）ＩＣを活性化させ、データ出力
回％ Ｄ ＯＢを不活性化させる。読出し時には逆にデ
ータ入力回路ＤＩＣを不活性化させ、データ出力回路Ｉ
ＪＯＢを活性化させる。
号Ｃ８により制御され、チップ非選択状態からチップ選
択状態に変って読出すＣＳアクセスとチップ選択状態に
おいて、アドレス入力が変って読出すアドレスアクセス
の２通りの読出し手段があるが、システムなどを構成す
る上で両者は等しいアクセスタイムになることが望まし
い。ところが第１図の従来例においては、アドレス回路
ＢＸ 、 ＢＹが、チップ非選択時に動作を行なわない
ように制御信号Ｃ８／によりスタンバイ状態に固定され
ているため、ＣＳアクセスを行なう場合制御信号Ｃ８′
がアクティブになり、アドレス回路ＢＸ、ＢＹを活性化
するまでの時間だけアクセスタイムが遅れてしまうとい
う欠点がある。
択状態に変って読出すＣＳアクセスとチップ選択状態に
おいて、アドレス入力が変って読出すアドレスアクセス
の２通りの読出し手段があるが、システムなどを構成す
る上で両者は等しいアクセスタイムになることが望まし
い。ところが第１図の従来例においては、アドレス回路
ＢＸ 、 ＢＹが、チップ非選択時に動作を行なわない
ように制御信号Ｃ８／によりスタンバイ状態に固定され
ているため、ＣＳアクセスを行なう場合制御信号Ｃ８′
がアクティブになり、アドレス回路ＢＸ、ＢＹを活性化
するまでの時間だけアクセスタイムが遅れてしまうとい
う欠点がある。
本発明の目的は、上記欠点を除去することにより、ＣＳ
アクセスを高速にしかつ安定に読出すことができるよう
に制御されるアドレステコード回路を有する半導体メモ
リを提供することにある。
アクセスを高速にしかつ安定に読出すことができるよう
に制御されるアドレステコード回路を有する半導体メモ
リを提供することにある。
本発明の半導体メモリは、アドレス入力信号に対応して
互に相補の関係にあるアドレス出力信号を出力するアド
レス回路と、前記アドレス出力信号をデコードしかつ半
導体メモリが非選択状態のとき制御信号により出力がい
ずれも非選択レベルの信号を出力する第１のデコード回
路と、該第１のデコード回路の出力信号をデコードする
＠２のデコード回路とを含むことから構成される。
互に相補の関係にあるアドレス出力信号を出力するアド
レス回路と、前記アドレス出力信号をデコードしかつ半
導体メモリが非選択状態のとき制御信号により出力がい
ずれも非選択レベルの信号を出力する第１のデコード回
路と、該第１のデコード回路の出力信号をデコードする
＠２のデコード回路とを含むことから構成される。
以下、本発明の′４Ｉ：施例について図面を参照し°Ｃ
説明する。
説明する。
第２図は本発明の一実施例の装部を示す回路図で、８ア
ドレス入力により２５６本のデコード出力を得るデコー
ド回路を示している。
ドレス入力により２５６本のデコード出力を得るデコー
ド回路を示している。
本実施例は、アドレス入力信号Ａ１〜Ａ８にメ」応して
互に相補の関係にあるアドレス出力信号を出力するアド
レス回路１と、前記アドレス出力信号をデコードしかつ
半導体メモリが非選択状態のとき制御信号ＣＳ ／によ
りその出力がいずれも非選択レベルの（＋７号を出力す
る第１のデコード回路２と、この第１のデコード回路２
の出力信号をデコードする第２のデコード回路３とを含
むことがら構成される。
互に相補の関係にあるアドレス出力信号を出力するアド
レス回路１と、前記アドレス出力信号をデコードしかつ
半導体メモリが非選択状態のとき制御信号ＣＳ ／によ
りその出力がいずれも非選択レベルの（＋７号を出力す
る第１のデコード回路２と、この第１のデコード回路２
の出力信号をデコードする第２のデコード回路３とを含
むことがら構成される。
アドレス回路１は８個の単位のアドレス回路ＡＣ１〜Ａ
Ｃ８からなるアドレス回路群で、各アドレス回路ＡＣＩ
−ＡＣ８にはそれぞれアドレス信号Ａ１〜Ａ８が入力さ
れ、その信号の論理レベルに応じて互に相補の関係にあ
る１対の出力信号ＡＩ’ 、Ａｌ’ 、 Ａ２’ 、
Ａ２’−−−を出力するように構成されている。
Ｃ８からなるアドレス回路群で、各アドレス回路ＡＣＩ
−ＡＣ８にはそれぞれアドレス信号Ａ１〜Ａ８が入力さ
れ、その信号の論理レベルに応じて互に相補の関係にあ
る１対の出力信号ＡＩ’ 、Ａｌ’ 、 Ａ２’ 、
Ａ２’−−−を出力するように構成されている。
第１のデコード回路２は１６個の単位のデコード回路１
１）１〜ＩＤ１６によりなるデコード回路群である。こ
こでアドレス回路ＡＣＩ、ＡＣ２の出力は、４個のデコ
ード回路ＩＬ）１〜１］Ｊ４によってデコードされ４個
のデコード出力信号が得られるように構成される。すな
わちデコード回路ＩＤＩには、アドレス回路ＡＣＩ、Ａ
Ｃ２のアドレス入力信号ＡＩ 、Ａ２に対する同相の信
号（以下、同相の信号はＡＩ’、Ａ２’のようにいう。
１）１〜ＩＤ１６によりなるデコード回路群である。こ
こでアドレス回路ＡＣＩ、ＡＣ２の出力は、４個のデコ
ード回路ＩＬ）１〜１］Ｊ４によってデコードされ４個
のデコード出力信号が得られるように構成される。すな
わちデコード回路ＩＤＩには、アドレス回路ＡＣＩ、Ａ
Ｃ２のアドレス入力信号ＡＩ 、Ａ２に対する同相の信
号（以下、同相の信号はＡＩ’、Ａ２’のようにいう。
）Ａｌ１゜Ａ ２／が入力され、同様にデコード回路１
１Ｊ２にはＡ ｔ／とアドレス入力信号Ａ２の逆相の信
号（以下、逆相の信号はＡＩ’、Ａ２’のようにいう。
１Ｊ２にはＡ ｔ／とアドレス入力信号Ａ２の逆相の信
号（以下、逆相の信号はＡＩ’、Ａ２’のようにいう。
）Ａ２′が人され、デコード回路ＩＤ４にはＡ １／
、 Ａ ２／が入力される。デコード回路はＡＮＤ回路
によって構成されるため、アドレス入力信号Ａｌ 、Ａ
２の論理レベルの組合せによっ゛Ｃ，デコード回路ＩＤ
１〜ＩＤ４の中で１個のみが論理ゝ１“レベルを出力し
、残りの３個は論理ゝゝ０“レベルを出力する。
、 Ａ ２／が入力される。デコード回路はＡＮＤ回路
によって構成されるため、アドレス入力信号Ａｌ 、Ａ
２の論理レベルの組合せによっ゛Ｃ，デコード回路ＩＤ
１〜ＩＤ４の中で１個のみが論理ゝ１“レベルを出力し
、残りの３個は論理ゝゝ０“レベルを出力する。
同様にアドレス回路ＡＣ，３、ＡＣ４、ＡＣ５、ＡＣ６
、ＡＣ７、ＡＣ８の出力信号は、それぞれデコード回路
ＩＤ５〜ＩＤ８，１１）９〜ＩＤ１２゜１Ｄ１３〜ＩＤ
１６でデコードされ、アドレス入力信号（Ａ、３ 、Ａ
４ ） 、 （Ａ５ 、Ａ６ ） 、 （Ａ７゜Ａ８）
の論理レベルの組合せにより、各組の内１個のみが論理
ゝゝ１″レベルを出力し、残りの３個ハ論理ゝＸＯ″レ
ベルを出力する。このように第１のデコード回路１の計
１６個の基本のデコード回路ＩＤ１〜ＩＤ］６ｉｄ４組
に分けられ、各組の内１個のみが論理ゝゝ１ ／／レベ
ルを出力されるように構成される。
、ＡＣ７、ＡＣ８の出力信号は、それぞれデコード回路
ＩＤ５〜ＩＤ８，１１）９〜ＩＤ１２゜１Ｄ１３〜ＩＤ
１６でデコードされ、アドレス入力信号（Ａ、３ 、Ａ
４ ） 、 （Ａ５ 、Ａ６ ） 、 （Ａ７゜Ａ８）
の論理レベルの組合せにより、各組の内１個のみが論理
ゝゝ１″レベルを出力し、残りの３個ハ論理ゝＸＯ″レ
ベルを出力する。このように第１のデコード回路１の計
１６個の基本のデコード回路ＩＤ１〜ＩＤ］６ｉｄ４組
に分けられ、各組の内１個のみが論理ゝゝ１ ／／レベ
ルを出力されるように構成される。
第２のデコード回路３は、計２５６個の単位のデコード
回路２Ｄ１〜２Ｄ２５６よりなるデコード回路群である
。デコード回路２Ｄ１〜２Ｄ２５６は４人力ＡＮＤ構成
を取り、この４人力の内の１人力は第１のデコード回路
２の内、第１の組すなわちデコード回路ＩＤ１〜ＩＤ４
の出力端子のいずれかに接続、され、別の１人力は第２
の組すなわちデコード回路ＬＤ５〜ＩＤ８の出力端子の
いずれかに接続され、別の１人力は第３の組すなわちデ
コード回路ＩＤ９〜ＩＤ１２の出力端子のいずれかに接
続される。前述のように第１のデコート回路２は、各組
の内１つの出力のみ論理ゝゝｌ“レベルを取っているの
で、第２のデコード回路３の内アドレス入力の論理レベ
ルの組合せ、すなわち言い換えれば第１のデコード回路
２の各組の出力レベルの組合せにより４４個中の１個の
みが論理ゝゝ１“レベルを出力し残りの２５５個は論理
“０“レベルを出力する。これによりアドレス入力信号
Ａｌ−Ａ３の組合せにより、第２のデコート回路出力ｗ
ｌ−Ｗ２５６の内１個のみが選択レベルを取り、同出力
をワード線（行選択線）などに接続することかできる。
回路２Ｄ１〜２Ｄ２５６よりなるデコード回路群である
。デコード回路２Ｄ１〜２Ｄ２５６は４人力ＡＮＤ構成
を取り、この４人力の内の１人力は第１のデコード回路
２の内、第１の組すなわちデコード回路ＩＤ１〜ＩＤ４
の出力端子のいずれかに接続、され、別の１人力は第２
の組すなわちデコード回路ＬＤ５〜ＩＤ８の出力端子の
いずれかに接続され、別の１人力は第３の組すなわちデ
コード回路ＩＤ９〜ＩＤ１２の出力端子のいずれかに接
続される。前述のように第１のデコート回路２は、各組
の内１つの出力のみ論理ゝゝｌ“レベルを取っているの
で、第２のデコード回路３の内アドレス入力の論理レベ
ルの組合せ、すなわち言い換えれば第１のデコード回路
２の各組の出力レベルの組合せにより４４個中の１個の
みが論理ゝゝ１“レベルを出力し残りの２５５個は論理
“０“レベルを出力する。これによりアドレス入力信号
Ａｌ−Ａ３の組合せにより、第２のデコート回路出力ｗ
ｌ−Ｗ２５６の内１個のみが選択レベルを取り、同出力
をワード線（行選択線）などに接続することかできる。
ここで、第１のデコード回路２には制御信号Ｃ８′が入
力される。ずなわち制御信号Ｃ８’は外部信号であるチ
ップ選択信号Ｃ８により、チップが非選択レベル（例え
は、論理′Ｘ□／／レベル。）になるようにチップ内部
で発生される。
力される。ずなわち制御信号Ｃ８’は外部信号であるチ
ップ選択信号Ｃ８により、チップが非選択レベル（例え
は、論理′Ｘ□／／レベル。）になるようにチップ内部
で発生される。
本実施例においては、チップが選択状態のときには論理
ゝ゛１“レベルを堆り、チップが非選択状態のときには
ｂ曲理ゝゝ０″レベルを取るように構成される。従って
、第１のデコード回路２をアドレス回路１の出力信号と
、制御信号Ｃ８／のＡＮＤ回路で構成することによって
１ｌＪＩ＋御信号Ｃ８′が論理ゝゝ１“レベルのときＷ
け、通常のアドレス回路出力信号のテコード動作を有な
い、６晶理ゝゝ０“レベルのときには第１Ｃ・デコート
回路２の出力はずべて論理ゝゝ０“レベル、すなわちＪ
［選択レベルのイへ号を出力し、その紐、釆第２のデコ
ード回路３の出の選択）、非選択状態を制御できる。
ゝ゛１“レベルを堆り、チップが非選択状態のときには
ｂ曲理ゝゝ０″レベルを取るように構成される。従って
、第１のデコード回路２をアドレス回路１の出力信号と
、制御信号Ｃ８／のＡＮＤ回路で構成することによって
１ｌＪＩ＋御信号Ｃ８′が論理ゝゝ１“レベルのときＷ
け、通常のアドレス回路出力信号のテコード動作を有な
い、６晶理ゝゝ０“レベルのときには第１Ｃ・デコート
回路２の出力はずべて論理ゝゝ０“レベル、すなわちＪ
［選択レベルのイへ号を出力し、その紐、釆第２のデコ
ード回路３の出の選択）、非選択状態を制御できる。
Ｃ８が選択状態になると同時に、アドレス入力信号Ａ１
〜へ８の論理レベルが変化した場合、アドレス回路りは
制御信号Ｃ８′の発生をまたずに動作を開始でき、この
部分のＣ８（チ２ブ選択）制御ψよる遅れを回避できる
。そして、制御信号Ｃ８’が第１のデコード回路２に加
わる時点には、アドレス入力信号Ａ１〜Ａ８に応じたア
ドレス回路１の出力信号Ａｉ’ 、 Ａｔ’ 、 Ａ２
’ 、 Ａ２’、−−−も同時に加わり始めるので、Ｃ
８制御の遅れなしに高速にＣＳアクセスを読出丁ことが
できる。
〜へ８の論理レベルが変化した場合、アドレス回路りは
制御信号Ｃ８′の発生をまたずに動作を開始でき、この
部分のＣ８（チ２ブ選択）制御ψよる遅れを回避できる
。そして、制御信号Ｃ８’が第１のデコード回路２に加
わる時点には、アドレス入力信号Ａ１〜Ａ８に応じたア
ドレス回路１の出力信号Ａｉ’ 、 Ａｔ’ 、 Ａ２
’ 、 Ａ２’、−−−も同時に加わり始めるので、Ｃ
８制御の遅れなしに高速にＣＳアクセスを読出丁ことが
できる。
次に、制御信号Ｃ８′を第１のブーコード回路２の代り
に第２のデコード回路３に入れた場合を説明する。第２
図より分かるように、第２のデコード回路３の入力には
アドレス回路１及び第１のデコート回路２を経た信号が
印加されるので、アドレス入力レベルに論理変化があっ
てから、その真の信号に応じた信号が第２のデコード回
路３に加わるまでには、ある程度の時間を必要とする。
に第２のデコード回路３に入れた場合を説明する。第２
図より分かるように、第２のデコード回路３の入力には
アドレス回路１及び第１のデコート回路２を経た信号が
印加されるので、アドレス入力レベルに論理変化があっ
てから、その真の信号に応じた信号が第２のデコード回
路３に加わるまでには、ある程度の時間を必要とする。
一方制御信号Ｃ８′はチップ選択信号Ｃ８の入力により
インバータ３段程度を経て発生されるので比較的短時間
で発生する。従っ゛Ｃ１第２のデコード回路３に制御信
号Ｃ８′が印加されたときには、まだ第２デコード回鮎
３の入力信号、すなわち第１デコード回路２の出力には
、真のアドレス入力信号に応じたレベルが出力されてい
ないため、誤った信号に応じた別の第２のデコード回路
３が選択されてしまう可能性があり結局安定性に欠け“
Ｃしまう。
インバータ３段程度を経て発生されるので比較的短時間
で発生する。従っ゛Ｃ１第２のデコード回路３に制御信
号Ｃ８′が印加されたときには、まだ第２デコード回鮎
３の入力信号、すなわち第１デコード回路２の出力には
、真のアドレス入力信号に応じたレベルが出力されてい
ないため、誤った信号に応じた別の第２のデコード回路
３が選択されてしまう可能性があり結局安定性に欠け“
Ｃしまう。
以上説明したように、第１のデコード回路２にのみ制御
信号Ｃ８’を加えることにより、高速かつ安定にＣＳア
クセスを読出すことができ、また制御信号Ｃ８’に付く
負荷容量も比較的小さくできるため（ｍ号伝播速度も速
くできる。
信号Ｃ８’を加えることにより、高速かつ安定にＣＳア
クセスを読出すことができ、また制御信号Ｃ８’に付く
負荷容量も比較的小さくできるため（ｍ号伝播速度も速
くできる。
第３図は第２図に示す本実施例の回路の一部詳細回路図
である。第３図は相補型ＭＯＳトランジスタにより構成
した回路例で、ＡＣはアドレス回路１、ＩＤは第ｌのデ
コード回路２．２Ｄは第２のデコード回路３のそれぞれ
の単位回路を示す。
である。第３図は相補型ＭＯＳトランジスタにより構成
した回路例で、ＡＣはアドレス回路１、ＩＤは第ｌのデ
コード回路２．２Ｄは第２のデコード回路３のそれぞれ
の単位回路を示す。
アドレス回路ＡＣはインバータ３段により構成され、ア
ドレス入力信号Ａｊに応じて同相の出力信号Ａｉ′と逆
相の出力信号Ａｉ’に出力する。インバータ３段の内Ｍ
Ｏ８ＴＱＩ 、Ｑ３ 、Ｑ５はＰチャネル型、ＭＯ８Ｔ
Ｑ２ 、Ｑ４ 、Ｑ６はＮチャネル型で構成されている
。
ドレス入力信号Ａｊに応じて同相の出力信号Ａｉ′と逆
相の出力信号Ａｉ’に出力する。インバータ３段の内Ｍ
Ｏ８ＴＱＩ 、Ｑ３ 、Ｑ５はＰチャネル型、ＭＯ８Ｔ
Ｑ２ 、Ｑ４ 、Ｑ６はＮチャネル型で構成されている
。
第１のデコード回路ＩＤは、ＮＡＮＤ回路とインバータ
により構成される。ＭＯ８ＴＱ１３．Ｑ１４のゲートに
は、アドレス回路ＡＣの出力信号加される。またＭＯ８
ＴＱＩ １１ＱＩ ６のゲートには制御信号Ｃ８’が印
加される。Ｍ（ＪＳＴＱＩ １゜Ｑ１２．Ｑ１３はＰチ
ャネル型、ＭＯ８ＴＱｉ４゜Ｑ１５ 、Ｑ１６はＮチャ
ネル型で構成されるので、第１のデコーダ回路ＩＤの入
力信号がいずれも論理′″１“レベルを取った場合、Ｐ
チャネル型Ｍ０８Ｔはいずれも非導通となり、Ｎチャネ
ル型ＭＯ８Ｔはいずれも導通状態となるので、ＭＯ８Ｔ
Ｑ１３のドレインとＭＯ８ＴＱ１４のドレインとの接続
の節点ＮＩＯのレベルｉｉ論理′″０“レベルとなり、
ＭＯ８ＴＱ１７ 、Ｑ１８により構成されるインバータ
を通して出力節点Ｎ１１、すなわち、第１デコード回路
Ｉｌｌの出力端子には選択信号。
により構成される。ＭＯ８ＴＱ１３．Ｑ１４のゲートに
は、アドレス回路ＡＣの出力信号加される。またＭＯ８
ＴＱＩ １１ＱＩ ６のゲートには制御信号Ｃ８’が印
加される。Ｍ（ＪＳＴＱＩ １゜Ｑ１２．Ｑ１３はＰチ
ャネル型、ＭＯ８ＴＱｉ４゜Ｑ１５ 、Ｑ１６はＮチャ
ネル型で構成されるので、第１のデコーダ回路ＩＤの入
力信号がいずれも論理′″１“レベルを取った場合、Ｐ
チャネル型Ｍ０８Ｔはいずれも非導通となり、Ｎチャネ
ル型ＭＯ８Ｔはいずれも導通状態となるので、ＭＯ８Ｔ
Ｑ１３のドレインとＭＯ８ＴＱ１４のドレインとの接続
の節点ＮＩＯのレベルｉｉ論理′″０“レベルとなり、
ＭＯ８ＴＱ１７ 、Ｑ１８により構成されるインバータ
を通して出力節点Ｎ１１、すなわち、第１デコード回路
Ｉｌｌの出力端子には選択信号。
論理Ｖ″ｌ“レベルの出力信号１” Ｄ ｋが出力され
る。
る。
逆に第１のデコード回路１１）の入力信号の内で少なく
とも１つが綱埋ゞ０“レベルケとった場合、節点ＮＩＯ
は論理ゝゝ１“レベルとなり、出力節点Ｎｉｌには非選
択信号、論理ゝゝ０“レベルの出力信号ＦＩＪｋ出力き
れる。
とも１つが綱埋ゞ０“レベルケとった場合、節点ＮＩＯ
は論理ゝゝ１“レベルとなり、出力節点Ｎｉｌには非選
択信号、論理ゝゝ０“レベルの出力信号ＦＩＪｋ出力き
れる。
第２のデコード回路２Ｄは、４人力ＮＡＮＩ）回路とイ
ンバータにより構成でれる。Ｍ ＯＳ Ｔ Ｑ２４゜Ｑ
２５ 、Ｑ２３ 、Ｑ２６ 、ｃシ２２ 、Ｑ２７ 、
Ｑ２１゜Ｑ２８のゲートにはそれぞれ別の第１のデコー
ド回路出力信号Ｊ’Ｄｋ 、 ト’Ｄｌ 、ＦＤｍ 、
ＦＤｎが印加される。Ｍ ＯＳＴ Ｑ ２１− Ｑ ２
４はＰチャネル型、ＭＯ８ＴＱ２５〜Ｑ２８はＮチャネ
ル型で構成されるので、第１のデコー ド回路出力信号
Ｆ’ｌＪｋ 、 １ＩＩＤＩＩ 、 ？’Ｄｎ＋ 、
ＦＤｎがいずれも論理“ｌ“レベルを取った場合、Ｐチ
ャネル型ｈ４ｏ ｓＴはいずれも非導通となり、Ｎチャ
ネル型ＭＯ８Ｔはいずれも導通状態となるので、ＭＯ８
ＴＱ２４のドレインとＭＯ８ＴＱ２５のドレインの接続
節点Ｎ２１のレベルは論理ゝゝ０“レベルとなり、Ｍ０
８ＴＱ２９ 、Ｑ３０により構成されるインバータを通
して出力節点Ｎ２２、すなわち第２テコード回路２Ｄの
出力端子には、選択信号、論理″Ｘ１“ルベルの出力信
号ＷＯが出力される。逆にｍｌのデコード回路出力信号
ＦＩＪｋ 、ＦＤＩ 、ＦＤｍ 。
ンバータにより構成でれる。Ｍ ＯＳ Ｔ Ｑ２４゜Ｑ
２５ 、Ｑ２３ 、Ｑ２６ 、ｃシ２２ 、Ｑ２７ 、
Ｑ２１゜Ｑ２８のゲートにはそれぞれ別の第１のデコー
ド回路出力信号Ｊ’Ｄｋ 、 ト’Ｄｌ 、ＦＤｍ 、
ＦＤｎが印加される。Ｍ ＯＳＴ Ｑ ２１− Ｑ ２
４はＰチャネル型、ＭＯ８ＴＱ２５〜Ｑ２８はＮチャネ
ル型で構成されるので、第１のデコー ド回路出力信号
Ｆ’ｌＪｋ 、 １ＩＩＤＩＩ 、 ？’Ｄｎ＋ 、
ＦＤｎがいずれも論理“ｌ“レベルを取った場合、Ｐチ
ャネル型ｈ４ｏ ｓＴはいずれも非導通となり、Ｎチャ
ネル型ＭＯ８Ｔはいずれも導通状態となるので、ＭＯ８
ＴＱ２４のドレインとＭＯ８ＴＱ２５のドレインの接続
節点Ｎ２１のレベルは論理ゝゝ０“レベルとなり、Ｍ０
８ＴＱ２９ 、Ｑ３０により構成されるインバータを通
して出力節点Ｎ２２、すなわち第２テコード回路２Ｄの
出力端子には、選択信号、論理″Ｘ１“ルベルの出力信
号ＷＯが出力される。逆にｍｌのデコード回路出力信号
ＦＩＪｋ 、ＦＤＩ 、ＦＤｍ 。
ＦＤｎの内で、少なくとも１つが論理ゝゝ０“レベルを
取った場せ、節点Ｎ２１は論理ゝゝ１”レベルとなり出
力節点Ｎ２２から非選択信号、論理ゝゝＯ“レベルの出
力信号ＷＯが出力される。
取った場せ、節点Ｎ２１は論理ゝゝ１”レベルとなり出
力節点Ｎ２２から非選択信号、論理ゝゝＯ“レベルの出
力信号ＷＯが出力される。
以上説明したとおり、第３図に示す回路によると、半導
体メモリが非選択状態のとき、制御信号ＣＳ’によりそ
の出力がいずれも非選択レベルの信号を出力する第１の
デコード回路と、それに従って非選択レベルの信号を出
力する第２のデコード回路が得られる。
体メモリが非選択状態のとき、制御信号ＣＳ’によりそ
の出力がいずれも非選択レベルの信号を出力する第１の
デコード回路と、それに従って非選択レベルの信号を出
力する第２のデコード回路が得られる。
又、以上は相補型ＭＯ８Ｔを用いて回路を説明したが、
Ｎチャネル型ＭＯ８ＴあるいはＰ型Ｍ０８Ｔのみを用い
Ｃも同様に回路構成がなされる。
Ｎチャネル型ＭＯ８ＴあるいはＰ型Ｍ０８Ｔのみを用い
Ｃも同様に回路構成がなされる。
なお、以上の説明においては、アドレス入力信号を行ア
ドレス信号及び列アドレス信号を区別しなかつたけれど
も、半導体メモリにおいては通常行アドレス入力信号に
よる選択ワード線の立上けが先行し、その後時間をおい
て列アドレス入力信号によるデータ線とメモリセルの選
択が行われるので、本発明を行アドレス入力信号、すな
わちＸデコード回路のみに適用しても、ＣＳアクセスを
高速かつ安定に読出すことについてそれ相当の効果を得
ることができる。
ドレス信号及び列アドレス信号を区別しなかつたけれど
も、半導体メモリにおいては通常行アドレス入力信号に
よる選択ワード線の立上けが先行し、その後時間をおい
て列アドレス入力信号によるデータ線とメモリセルの選
択が行われるので、本発明を行アドレス入力信号、すな
わちＸデコード回路のみに適用しても、ＣＳアクセスを
高速かつ安定に読出すことについてそれ相当の効果を得
ることができる。
又、これまでの説明は絶縁ゲート型電界効果トランジス
タとしｒＭＯｓトランジスタを取上けたが、他の絶縁ゲ
ート型電界効果トランジスタにも適用できることは言う
までもない。
タとしｒＭＯｓトランジスタを取上けたが、他の絶縁ゲ
ート型電界効果トランジスタにも適用できることは言う
までもない。
以上、詳細に説明したとおり、本発明の半導体メモリは
、チップ選択・非選択の制御信号を従来のアドレス回路
に変って入力し、半導体メモリが非選択のときその出力
がいずれも非選択レベルの信号を出力する第１のデコー
ド回路と、該第１のデコード回路の出力をデコードする
第２のデコード回路を含んでいるので、ＣＳアクセスを
高速かつ安定に読出すことができるという効果を有して
いる。
、チップ選択・非選択の制御信号を従来のアドレス回路
に変って入力し、半導体メモリが非選択のときその出力
がいずれも非選択レベルの信号を出力する第１のデコー
ド回路と、該第１のデコード回路の出力をデコードする
第２のデコード回路を含んでいるので、ＣＳアクセスを
高速かつ安定に読出すことができるという効果を有して
いる。
従って本発明の半導体メモリを用いることにより、チッ
プ非選択状態からチップ選択状態に変っ“Ｃ読出すＣＳ
アクセスと、チップ選択状態において、アドレスが変っ
°Ｃ読出すアドレスアクセスの２通りの読出し平膜のア
クセスタイ気を等しくしたシステムを構成することかで
きる。
プ非選択状態からチップ選択状態に変っ“Ｃ読出すＣＳ
アクセスと、チップ選択状態において、アドレスが変っ
°Ｃ読出すアドレスアクセスの２通りの読出し平膜のア
クセスタイ気を等しくしたシステムを構成することかで
きる。
第１図は従来の半導体メモリの一例の要部を示すブロッ
ク図、第２図は本発明の一笑施例の要部を示す論理ブロ
ック図、第３図はその一部詳細回路図である。 １・・・・・・アドレス回路（群）、２・・・・・・第
１のデコード回路（群）、３・・・・・・第２のデコー
ド回路（群）、ＩＤ、ＩＤｌ〜ＩＤ１６・・・・・・第
１のデコード回路、２Ｄ 、２Ｄ１〜２Ｄ２５６・・・
・・・第２のデコド回路、Ａｌ−Ａ３ 、Ａｔ 、ＡＸ
Ｉ〜ＡＸｊ 、ＡＹＩ−ＡＹｋ・・・・・・アドレス入
力信号、Ａｉ’、Ａｉ’、Ａｊ’、Ａｊ’・・・・・・
アドレス出力信号、ＡＣＩ〜ＡＣ８，ＢＸ。 ＢＹ・・・・・・アドレス回路、Ｂｌ、Ｂ１〜Ｂｊ、１
３３・・・・・・データ線、ＣＬ）ＮＴ・・・・・・制
御回路、Ｃ８・・・・・・チップ選択信号 Ｃ８７、Ｃ
Ｓ／／・・・・・・制御信号、ＤＩＣ・・・・・・デー
タ入力回路、ＤＯＢ・・・・・・データ出力回路、Ｄｌ
ｎ・・・・・・データ入力ｓ Ｄｏｕｒ・・・・・デー
タ出力、ＦＤｋ 、Ｆ”ＤＪ 、ＦＤ＋ｎ 、ＦＤｎ−
”・第１のデコード回路出力信号、ＭＣ・・・・・・メ
モリセル、Ｑｔ。 Ｑ３ ＋Ｑ５ 、Ｑｌ １ 、Ｑｌ １ 、Ｑｌ ３
、Ｑｌ ７ 。 Ｑ２１１Ｑ２２１Ｑ２３ 、Ｑ２４ 、Ｑ２９・・・・
・・Ｐチャネル型ＭＯＳトランジスタ、Ｑ２ 、Ｑ４
、Ｑ６１Ｑ１４ 、Ｑｌ５ 、Ｑｌ６１Ｑ１８ 、Ｑ２
５ 。 Ｑ２６ 、Ｑ２７ 、Ｑｚ８．Ｑ３０・・・・・°Ｎチ
ャネル型Ｍ０８）ランジスタ、ＮＩＯ，Ｎｉｌ、Ｎ２０
゜Ｎ２１・・・・・・節点、８Ａ・・・・・・センスア
ンプ、ｖＣＣ・・・・・・電源、Ｗｌ−Ｗｊ・・・・・
・ワード線、ＶＷＥ、Ｗｂ’・・・・・・制御信号、Ｗ
１〜Ｗ２５６．ＷＯ・・・・・・第２のデコード回路出
力信号、Ｘ−１）ＣＢ・・・・・・Ｘデコード回路、Ｙ
−ＤＣ几・・・・・・Ｘデコード回路、Ｙｌ〜Ｙｋ・・
・・・・Ｙアドレス信号。 帖 １ 図 第２図
ク図、第２図は本発明の一笑施例の要部を示す論理ブロ
ック図、第３図はその一部詳細回路図である。 １・・・・・・アドレス回路（群）、２・・・・・・第
１のデコード回路（群）、３・・・・・・第２のデコー
ド回路（群）、ＩＤ、ＩＤｌ〜ＩＤ１６・・・・・・第
１のデコード回路、２Ｄ 、２Ｄ１〜２Ｄ２５６・・・
・・・第２のデコド回路、Ａｌ−Ａ３ 、Ａｔ 、ＡＸ
Ｉ〜ＡＸｊ 、ＡＹＩ−ＡＹｋ・・・・・・アドレス入
力信号、Ａｉ’、Ａｉ’、Ａｊ’、Ａｊ’・・・・・・
アドレス出力信号、ＡＣＩ〜ＡＣ８，ＢＸ。 ＢＹ・・・・・・アドレス回路、Ｂｌ、Ｂ１〜Ｂｊ、１
３３・・・・・・データ線、ＣＬ）ＮＴ・・・・・・制
御回路、Ｃ８・・・・・・チップ選択信号 Ｃ８７、Ｃ
Ｓ／／・・・・・・制御信号、ＤＩＣ・・・・・・デー
タ入力回路、ＤＯＢ・・・・・・データ出力回路、Ｄｌ
ｎ・・・・・・データ入力ｓ Ｄｏｕｒ・・・・・デー
タ出力、ＦＤｋ 、Ｆ”ＤＪ 、ＦＤ＋ｎ 、ＦＤｎ−
”・第１のデコード回路出力信号、ＭＣ・・・・・・メ
モリセル、Ｑｔ。 Ｑ３ ＋Ｑ５ 、Ｑｌ １ 、Ｑｌ １ 、Ｑｌ ３
、Ｑｌ ７ 。 Ｑ２１１Ｑ２２１Ｑ２３ 、Ｑ２４ 、Ｑ２９・・・・
・・Ｐチャネル型ＭＯＳトランジスタ、Ｑ２ 、Ｑ４
、Ｑ６１Ｑ１４ 、Ｑｌ５ 、Ｑｌ６１Ｑ１８ 、Ｑ２
５ 。 Ｑ２６ 、Ｑ２７ 、Ｑｚ８．Ｑ３０・・・・・°Ｎチ
ャネル型Ｍ０８）ランジスタ、ＮＩＯ，Ｎｉｌ、Ｎ２０
゜Ｎ２１・・・・・・節点、８Ａ・・・・・・センスア
ンプ、ｖＣＣ・・・・・・電源、Ｗｌ−Ｗｊ・・・・・
・ワード線、ＶＷＥ、Ｗｂ’・・・・・・制御信号、Ｗ
１〜Ｗ２５６．ＷＯ・・・・・・第２のデコード回路出
力信号、Ｘ−１）ＣＢ・・・・・・Ｘデコード回路、Ｙ
−ＤＣ几・・・・・・Ｘデコード回路、Ｙｌ〜Ｙｋ・・
・・・・Ｙアドレス信号。 帖 １ 図 第２図
Claims (1)
- アドレス入力信号に対応して互に相補の関係にあるアド
レス出力信号を出力するアドレス回路と、前記アドレス
出力信号をデコードしかつ半導体メモリが非選択状態の
とき制御信号によシその出力がいずれも非選択レベルの
信号を出力する第１のデコード回路と、訂ｒｉＳｌのデ
コード回路の出力信号をデコードする第２のデコード回
路とを含むこと１ｒ：％徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201373A JPS6093696A (ja) | 1983-10-27 | 1983-10-27 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201373A JPS6093696A (ja) | 1983-10-27 | 1983-10-27 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6093696A true JPS6093696A (ja) | 1985-05-25 |
| JPH0318272B2 JPH0318272B2 (ja) | 1991-03-12 |
Family
ID=16439990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58201373A Granted JPS6093696A (ja) | 1983-10-27 | 1983-10-27 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6093696A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120694A (ja) * | 1985-11-20 | 1987-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6448799U (ja) * | 1987-09-18 | 1989-03-27 | ||
| US5546352A (en) * | 1993-12-28 | 1996-08-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having decoder |
-
1983
- 1983-10-27 JP JP58201373A patent/JPS6093696A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120694A (ja) * | 1985-11-20 | 1987-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0458676B2 (ja) * | 1985-11-20 | 1992-09-18 | Mitsubishi Electric Corp | |
| JPS6448799U (ja) * | 1987-09-18 | 1989-03-27 | ||
| US5546352A (en) * | 1993-12-28 | 1996-08-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having decoder |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0318272B2 (ja) | 1991-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6134154A (en) | Semiconductor memory device with several access enabled using single port memory cell | |
| US4447895A (en) | Semiconductor memory device | |
| KR930001282B1 (ko) | 반도체 메모리 | |
| US5742554A (en) | Volatile memory device and method of refreshing same | |
| JP2560020B2 (ja) | 半導体記憶装置 | |
| JPH09265775A (ja) | 半導体記憶装置 | |
| JPH0697560B2 (ja) | 半導体記憶装置 | |
| JPH0470717B2 (ja) | ||
| US5229971A (en) | Semiconductor memory device | |
| US4718043A (en) | Memory circuit with improved power-down control | |
| JPH0568040B2 (ja) | ||
| JP2632753B2 (ja) | 読出専用半導体メモリ装置 | |
| US5280451A (en) | Signature circuit for non-volatile memory device | |
| JP2006147145A (ja) | 半導体メモリ装置の配置方法 | |
| KR0132642B1 (ko) | 단일 비트 라인을 통해서 판독 데이터 비트를 전파하기 위한 비동기 정적 랜덤 억세스 메모리 장치 | |
| JP3018498B2 (ja) | 半導体記憶装置 | |
| EP0404013B1 (en) | Semiconductor memory device with an improved write control circuit | |
| JPH0315278B2 (ja) | ||
| JP3039793B2 (ja) | 半導体メモリ装置 | |
| JPS6093696A (ja) | 半導体メモリ | |
| JP2845187B2 (ja) | 半導体記憶装置 | |
| JPH0192990A (ja) | 半導体記憶装置 | |
| KR100336955B1 (ko) | 반도체 기억 장치 | |
| JP2603145B2 (ja) | 半導体集積回路装置 | |
| JPH10199287A (ja) | 半導体メモリ装置及びその不良セル救済方法 |