JPS5853083A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5853083A JPS5853083A JP56151711A JP15171181A JPS5853083A JP S5853083 A JPS5853083 A JP S5853083A JP 56151711 A JP56151711 A JP 56151711A JP 15171181 A JP15171181 A JP 15171181A JP S5853083 A JPS5853083 A JP S5853083A
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- JP
- Japan
- Prior art keywords
- ram
- input
- terminal
- gate
- drive circuit
- Prior art date
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ランダムアクセスメモリー（以後ＲＡＭと称
する。）を駆動する回路に関する。
する。）を駆動する回路に関する。
第１図に、従来からあるＲＡＭ駆動回路の１例を示す。
第１図に示されたトランジスタは、Ｐチャンネル型の電
界効果型トランジスタ（以後ＭＤＳトランジスタあるい
は、単にトランジスタと称する。）として訝明する。
界効果型トランジスタ（以後ＭＤＳトランジスタあるい
は、単にトランジスタと称する。）として訝明する。
第１図の回路で、ワード線５によって選択されるＲＡＭ
セル群の内、ＲＡＭセル４のみに例えば、データ１を書
き込む場合（以後ピットセットと称する。）、トランジ
スタ１６．１４の各ゲート入力１５．１３が低レベルと
なり、データバス１８より。
セル群の内、ＲＡＭセル４のみに例えば、データ１を書
き込む場合（以後ピットセットと称する。）、トランジ
スタ１６．１４の各ゲート入力１５．１３が低レベルと
なり、データバス１８より。
データ１が入力されＲＡＭ駆動用インバータ１１゜１２
により、第２図に示すｇ６３ｆ）低レベルのタイミング
により、ピット線７．８に伝達され、ＲＡＭセル４に書
き込みされる。又ワード線５によりて選択さ扛るＲＡＭ
セル群の内、ＲＡＭセル４以外（Ｄ別の１個の、例えば
、Ｒ，ＡＭセル２０にビ、トセ、トシて、ＲＡＭセル４
に対して、ビ、トセ。
により、第２図に示すｇ６３ｆ）低レベルのタイミング
により、ピット線７．８に伝達され、ＲＡＭセル４に書
き込みされる。又ワード線５によりて選択さ扛るＲＡＭ
セル群の内、ＲＡＭセル４以外（Ｄ別の１個の、例えば
、Ｒ，ＡＭセル２０にビ、トセ、トシて、ＲＡＭセル４
に対して、ビ、トセ。
トしない場合は、トランジスタ１６が非導通状態。
トランジスタ１７が導通状態、トランジスタ１４が導通
状態でワード線５が選択さｎている為、以前に書き込ま
れた内容がＲＡＭセル４により、ビｙ）＃！８に出力さ
れ、第２図に示す５２５り低レベルのタイミングにて、
ＲＡＭ駆動用トランジスタ１１゜１２に入力せられ、第
２図に示すφ、の低レベルのタイミングにてＲＡＭセル
４に再書き込みせらｎる。
状態でワード線５が選択さｎている為、以前に書き込ま
れた内容がＲＡＭセル４により、ビｙ）＃！８に出力さ
れ、第２図に示す５２５り低レベルのタイミングにて、
ＲＡＭ駆動用トランジスタ１１゜１２に入力せられ、第
２図に示すφ、の低レベルのタイミングにてＲＡＭセル
４に再書き込みせらｎる。
この様に、第１図の回路では、ワード線が選択さＱ九Ｒ
ＡＭセル群の内、ピットセットしないＲＡＭセルに対し
ては、以前に書き込まれた内容を再書き込みする為の７
１−ドクエアを必要とした。
ＡＭセル群の内、ピットセットしないＲＡＭセルに対し
ては、以前に書き込まれた内容を再書き込みする為の７
１−ドクエアを必要とした。
同上記議論は、データＯをＲＡＭセルに書き込む場合（
以後ビットリセットと称する。）も、同様である。
以後ビットリセットと称する。）も、同様である。
本発明の目的はかかる欠点を解決した半導体集積回路を
提供することにある。
提供することにある。
本発明によれば電界効果型トランジスタのソース端子あ
るいは、ドレイン端子がデータノ（スと接続し、該電界
効果型トランジスタのドレイン端子あるいはソース端子
がランダムアクセスメモリー駆動回路の入力端子に接続
され、かつ該電界効果型トランジスタのゲート端子が、
該ランダムアクセスメモリー駆動回路の入力端子に接続
される構造を有し、あ一つ該ランダムアクセスメモリー
駆動回路が、該電界効果型トランジスタのゲート端子の
信号入力により、フローティングとなる構造を有する半
導体集積回路が得ら扛る。
るいは、ドレイン端子がデータノ（スと接続し、該電界
効果型トランジスタのドレイン端子あるいはソース端子
がランダムアクセスメモリー駆動回路の入力端子に接続
され、かつ該電界効果型トランジスタのゲート端子が、
該ランダムアクセスメモリー駆動回路の入力端子に接続
される構造を有し、あ一つ該ランダムアクセスメモリー
駆動回路が、該電界効果型トランジスタのゲート端子の
信号入力により、フローティングとなる構造を有する半
導体集積回路が得ら扛る。
第３図は、本発明によるＲＡＭ駆動回路の１実施例であ
る。本発明は、ピットセットあるいは。
る。本発明は、ピットセットあるいは。
ビットリセットされないＲＡＭセルに対して、以前に書
き込まれた内容を再書き込みしなくても。
き込まれた内容を再書き込みしなくても。
ＲＡＭセルの内容を破壊させない事を目的とする。
第３図で、ワード線２５が選択されて、ＲＡＭセル２４
が、ピットセットあるいは、ビ、トリセ、トされない場
合、トランジスタ３３のゲート人力３２は高レベルとな
Ｖ、データバス３４からはデータが入力されない。又ゲ
ート人力３２の高レベルが２ＮＯＲ３５，３６の入力と
なる為、各Ｒ，ＡＭ駆動用回路出力３０．３１はフロー
ティング状態となる。従って、西の低レベルで、トラン
ジスタ２１゜２２が導通し、ビ、）ｉ１１１２６．２７
が、電源電圧へ充電され、その後乙の低レベルで、トラ
ンジスタ２８．２９が導通しても、各ＲＡＭＡＭ駆動回
銘川力、３１は、フローティング状態である為、ビット
線２６ 、２７の電位平衡を乱す事な（、Ｒ，ＡＭセル
２４は、以前に書き込まれた内容を保持する事が可能で
ある。
が、ピットセットあるいは、ビ、トリセ、トされない場
合、トランジスタ３３のゲート人力３２は高レベルとな
Ｖ、データバス３４からはデータが入力されない。又ゲ
ート人力３２の高レベルが２ＮＯＲ３５，３６の入力と
なる為、各Ｒ，ＡＭ駆動用回路出力３０．３１はフロー
ティング状態となる。従って、西の低レベルで、トラン
ジスタ２１゜２２が導通し、ビ、）ｉ１１１２６．２７
が、電源電圧へ充電され、その後乙の低レベルで、トラ
ンジスタ２８．２９が導通しても、各ＲＡＭＡＭ駆動回
銘川力、３１は、フローティング状態である為、ビット
線２６ 、２７の電位平衡を乱す事な（、Ｒ，ＡＭセル
２４は、以前に書き込まれた内容を保持する事が可能で
ある。
以上の説明は、Ｐチャンネル型ＭＯ８）ランジスタにつ
いて説明したが％Ｎチャｙ＄ル型ＭＯ８トランジスタあ
るいは、相補型ＭＯＳトランジスタについても同様であ
る。
いて説明したが％Ｎチャｙ＄ル型ＭＯ８トランジスタあ
るいは、相補型ＭＯＳトランジスタについても同様であ
る。
以上の様に１本発明によればワード線が選択された。Ｒ
ＡＭセル群の内、ピットセットあるいはビ、トリセット
されないＲＡＭセルに対して、以前に書き込まれた内容
を、再書き込みしなくても。
ＡＭセル群の内、ピットセットあるいはビ、トリセット
されないＲＡＭセルに対して、以前に書き込まれた内容
を、再書き込みしなくても。
ＲＡＭセルの内容を破壊する事がない特徴をもつ。
本発明は、ＲＡＭへの入力とＲＡＭからの出力が分離し
ている回路で、ＲＡＭセルに対してピットセットあるい
はビットリセットを行う場合、特に有効である。
ている回路で、ＲＡＭセルに対してピットセットあるい
はビットリセットを行う場合、特に有効である。
第１図は従来のＲ・ＡＭ駆動回路の回路図である。
第２図は第１図、第３図の回路で使用される内部タイミ
ング図である。第３同社本発明にょるｆ（、ＡＭ駆動回
路の１実施例を示す図である。
ング図である。第３同社本発明にょるｆ（、ＡＭ駆動回
路の１実施例を示す図である。
Claims (1)
- 【特許請求の範囲】 電界効果型トランジスタのソース端子あるいは。 ドレイン端子がデータバスと接続し、該電界効果型トラ
ンジスタのドレイン端子あるいはソース端子がランダム
アクセスメモリー駆動回路の入力端子に接続され、かつ
該電界効果型トランジスタのゲート端子が、該ランダム
アクセスメモリー駆動回路の入力端子に接続される構造
を有し、かつ該ランダムアクセスメモリー駆動回路が、
該電界効果型トランジスタのゲート端子の信号入力によ
り。 フローティングとなる構造を有することを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151711A JPS5853083A (ja) | 1981-09-25 | 1981-09-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151711A JPS5853083A (ja) | 1981-09-25 | 1981-09-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5853083A true JPS5853083A (ja) | 1983-03-29 |
| JPS6227474B2 JPS6227474B2 (ja) | 1987-06-15 |
Family
ID=15524597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151711A Granted JPS5853083A (ja) | 1981-09-25 | 1981-09-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853083A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043296A (ja) * | 1983-08-17 | 1985-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148442A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Memory unit |
-
1981
- 1981-09-25 JP JP56151711A patent/JPS5853083A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148442A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Memory unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043296A (ja) * | 1983-08-17 | 1985-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0447397B2 (ja) * | 1983-08-17 | 1992-08-03 | Mitsubishi Electric Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6227474B2 (ja) | 1987-06-15 |
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