JPH0580760B2 - - Google Patents
Info
- Publication number
- JPH0580760B2 JPH0580760B2 JP59127948A JP12794884A JPH0580760B2 JP H0580760 B2 JPH0580760 B2 JP H0580760B2 JP 59127948 A JP59127948 A JP 59127948A JP 12794884 A JP12794884 A JP 12794884A JP H0580760 B2 JPH0580760 B2 JP H0580760B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- source
- mis type
- circuit
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、絶縁ゲート電界効果トランジスタ
（以下、IGFETと略す）を用いたプリチヤージ回
路に関するものである。
（以下、IGFETと略す）を用いたプリチヤージ回
路に関するものである。
従来例の構成とその問題点
メモリセルにデータを書き込んだり、読み出し
たりするのを、より高速に行なわせるためには、
一対の相補ビツト線、すなわち、ビツト線とビツ
ト線とを電圧源に近い電位にプリチヤージさせる
と同時に、同電位にシヨートさせてしまうという
ことが、なされている。
たりするのを、より高速に行なわせるためには、
一対の相補ビツト線、すなわち、ビツト線とビツ
ト線とを電圧源に近い電位にプリチヤージさせる
と同時に、同電位にシヨートさせてしまうという
ことが、なされている。
第１図は、従来例のプリチヤージ回路である。
（図中−点破線で囲まれた部分がプリチヤージ回
路である）この回路は、ビツト線、ビツト線と
IGFETの代表例であるMIS型トランジスタとか
ら構成され、ビツト線Biとビツト線とは、
MIS型Ｐチヤネルトランジスタ１のソースとドレ
インにそれぞれ接続されており、かつ、個別に
MIS型トランジスタ２，３の各ドレインに接続さ
れている。MIS型トランジスタ１〜３のゲート
は、全て信号源ａに接続され、同一のクロツクパ
ルスφp1が印加される。
（図中−点破線で囲まれた部分がプリチヤージ回
路である）この回路は、ビツト線、ビツト線と
IGFETの代表例であるMIS型トランジスタとか
ら構成され、ビツト線Biとビツト線とは、
MIS型Ｐチヤネルトランジスタ１のソースとドレ
インにそれぞれ接続されており、かつ、個別に
MIS型トランジスタ２，３の各ドレインに接続さ
れている。MIS型トランジスタ１〜３のゲート
は、全て信号源ａに接続され、同一のクロツクパ
ルスφp1が印加される。
最初、ビツト線Biとビツト線とは、電位差
を生じている。この時、クロツクパルスφp1が、
「ハイレベル」になると、MIS型トランジスタ１
は、オンした状態となり、ビツト線Bi、ビツト
線の間では、MIS型Ｐチヤネルトランジスタ
１を通じて電荷の移動が行なわれ、等電位とな
る。このとき、同一のクロツクパルスφp1により、
MIS型Ｐチヤネルトランジスタ２，３もそれぞれ
オンして、ビツト線Bi、ビツト線の両方の電
位を引きあげる働きをするのである。
を生じている。この時、クロツクパルスφp1が、
「ハイレベル」になると、MIS型トランジスタ１
は、オンした状態となり、ビツト線Bi、ビツト
線の間では、MIS型Ｐチヤネルトランジスタ
１を通じて電荷の移動が行なわれ、等電位とな
る。このとき、同一のクロツクパルスφp1により、
MIS型Ｐチヤネルトランジスタ２，３もそれぞれ
オンして、ビツト線Bi、ビツト線の両方の電
位を引きあげる働きをするのである。
第１図において、MIS型Ｐチヤネルトランジス
タ４，５とMIS型Ｎチヤネルトランジスタ６〜８
で構成されている回路はセンスアンプである。ク
ロツクパルスφp1が「ロウレベル」のとき、プリ
チヤージ回路は動作しない。
タ４，５とMIS型Ｎチヤネルトランジスタ６〜８
で構成されている回路はセンスアンプである。ク
ロツクパルスφp1が「ロウレベル」のとき、プリ
チヤージ回路は動作しない。
このとき、信号源ｂより印加されるクロツクパ
ルスφL1が「ハイレベル」になれば、このセンス
アンプが動作し、ビツト線Biとビツト線の電
位は増幅される。
ルスφL1が「ハイレベル」になれば、このセンス
アンプが動作し、ビツト線Biとビツト線の電
位は増幅される。
しかし、プリチヤージ回路は、ビツト線とビツ
ト線との２本につき１組ずつあるために、プリチ
ヤージ回路が占める面積はかなり大きく、よりチ
ツプサイズの縮小化をはかる上で問題となつてい
た。
ト線との２本につき１組ずつあるために、プリチ
ヤージ回路が占める面積はかなり大きく、よりチ
ツプサイズの縮小化をはかる上で問題となつてい
た。
発明の目的
本発明は、プリチヤージ回路がセンスアンプの
回路の一部を兼ねることによつて、より簡単な回
路でチツプサイズの縮小化をはかることを目的と
したプリチヤージ回路を提供するものである。
回路の一部を兼ねることによつて、より簡単な回
路でチツプサイズの縮小化をはかることを目的と
したプリチヤージ回路を提供するものである。
発明の構成
本発明は、電圧源と、容量をもつ第１、第２の
ビツト線と、ゲートが前記第１のビツト線に、ド
レインが前記第２のビツト線にそれぞれ接続さ
れ、且つ、ソースが前記電圧源と接続された第１
の絶縁ゲート電界効果トランジスタと、ゲートが
前記第２のビツト線に、ドレインが前記第１のビ
ツト線にそれぞれ接続され、且つ、ソースが前記
電圧源と接続された第２の絶縁ゲート電界効果ト
ランジスタと、前記第１、第２のビツト線にそれ
ぞれソースとドレインとが接続され、且つ、ゲー
トが外部信号源と接続された第３の絶縁ゲート電
界効果トランジスタとにより構成されているプリ
チヤージ回路であり、これにより、回路の簡素化
とチツプサイズの縮小化をはかることが可能であ
る。
ビツト線と、ゲートが前記第１のビツト線に、ド
レインが前記第２のビツト線にそれぞれ接続さ
れ、且つ、ソースが前記電圧源と接続された第１
の絶縁ゲート電界効果トランジスタと、ゲートが
前記第２のビツト線に、ドレインが前記第１のビ
ツト線にそれぞれ接続され、且つ、ソースが前記
電圧源と接続された第２の絶縁ゲート電界効果ト
ランジスタと、前記第１、第２のビツト線にそれ
ぞれソースとドレインとが接続され、且つ、ゲー
トが外部信号源と接続された第３の絶縁ゲート電
界効果トランジスタとにより構成されているプリ
チヤージ回路であり、これにより、回路の簡素化
とチツプサイズの縮小化をはかることが可能であ
る。
実施例の説明
第２図は、本発明実施例回路の単位構成図であ
る。容量をもつビツト線Bjとビツト線と、ゲ
ートがビツト線Bjに、ドレインがビツト線に
それぞれ接続され、且つ、ソースが電圧源VDに
接続された第１のMIS型Ｐチヤネルトランジスタ
１０と、ゲートはビツト線に、ドレインがビ
ツト線Bjにそれぞれ接続され、且つ、ソースは
電圧源VDに接続された第２のMIS型Ｐチヤネル
トランジスタ１１と、ソース、ドレインがそれぞ
れビツト線Bj、ビツト線とに接続され、ゲー
トはクロツクパルスφp2を印加する信号源Ｃに接
続された第３のMIS型Ｐチヤネルトランジスタ９
とで、プリチヤージ回路が構成されている。図中
鎖線で囲まれた部分が、プリチヤージ回路であ
る。
る。容量をもつビツト線Bjとビツト線と、ゲ
ートがビツト線Bjに、ドレインがビツト線に
それぞれ接続され、且つ、ソースが電圧源VDに
接続された第１のMIS型Ｐチヤネルトランジスタ
１０と、ゲートはビツト線に、ドレインがビ
ツト線Bjにそれぞれ接続され、且つ、ソースは
電圧源VDに接続された第２のMIS型Ｐチヤネル
トランジスタ１１と、ソース、ドレインがそれぞ
れビツト線Bj、ビツト線とに接続され、ゲー
トはクロツクパルスφp2を印加する信号源Ｃに接
続された第３のMIS型Ｐチヤネルトランジスタ９
とで、プリチヤージ回路が構成されている。図中
鎖線で囲まれた部分が、プリチヤージ回路であ
る。
第１〜第３のMIS型トランジスタ９〜１１は、
Ｐチヤネル・エンハンスメント形であるため、ゲ
ート電圧が「ロウレベル」のとき、オン状態とな
る。
Ｐチヤネル・エンハンスメント形であるため、ゲ
ート電圧が「ロウレベル」のとき、オン状態とな
る。
最初、ビツト線Bjとビツト線とは電位差を
生じており、電位が低い方のビツト線にゲート接
続されている方のMIS型Ｐチヤネルトランジスタ
１０または同１１が先にオン状態となり、電圧源
VDより電荷が供給され、このオン状態にある
MIS型Ｐチヤネルトランジスタ１０または同１１
のドレインに結合している側のビツト線の電位が
上がる。このような動作によつて、電位が高い方
のビツト線は、より高い電位となる。
生じており、電位が低い方のビツト線にゲート接
続されている方のMIS型Ｐチヤネルトランジスタ
１０または同１１が先にオン状態となり、電圧源
VDより電荷が供給され、このオン状態にある
MIS型Ｐチヤネルトランジスタ１０または同１１
のドレインに結合している側のビツト線の電位が
上がる。このような動作によつて、電位が高い方
のビツト線は、より高い電位となる。
ここでクロツクパルスφp2が「ロウレベル」に
なると、MIS型トランジスタ９はオンした状態と
なり、ビツト線Bjとビツト線との間で電荷の
移動が行なわれ、ビツト線Bjとビツト線とは
等電位になる。このとき、電圧源VDからは電荷
が供給され、２本のビツト線はシヨートしたまま
電位が上がつていく。
なると、MIS型トランジスタ９はオンした状態と
なり、ビツト線Bjとビツト線との間で電荷の
移動が行なわれ、ビツト線Bjとビツト線とは
等電位になる。このとき、電圧源VDからは電荷
が供給され、２本のビツト線はシヨートしたまま
電位が上がつていく。
従来例のプリチヤージ回路およびセンスアンプ
である第１図と、本発明の実施例である第２図と
を比較してみると、第２図でのMIS型Ｐチヤネル
トランジスタ１０，１１は、第１図で、プリチヤ
ージ回路としてのMIS型トランジスタ２，３と、
センスアンプとしてのMIS型トランジスタ４，５
に相当することがわかる。
である第１図と、本発明の実施例である第２図と
を比較してみると、第２図でのMIS型Ｐチヤネル
トランジスタ１０，１１は、第１図で、プリチヤ
ージ回路としてのMIS型トランジスタ２，３と、
センスアンプとしてのMIS型トランジスタ４，５
に相当することがわかる。
すなわち、本実施例のMIS型Ｐチヤネルトラン
ジスタ１０，１１は、一対のビツト線（ビツト
Bjとビツト線）をプリチヤージする機能とセ
ンスアンプとしての機能との両方を備えているの
である。
ジスタ１０，１１は、一対のビツト線（ビツト
Bjとビツト線）をプリチヤージする機能とセ
ンスアンプとしての機能との両方を備えているの
である。
以上のように、本実施例によれば、第１、第２
のMIS型Ｐチヤネルトランジスタ１０，１１にプ
リチヤージ回路およびセンスアンプとしての両方
の機能を果せることにより、全体として回路が簡
単になり、また、チツプサイズも縮小可能であ
る。
のMIS型Ｐチヤネルトランジスタ１０，１１にプ
リチヤージ回路およびセンスアンプとしての両方
の機能を果せることにより、全体として回路が簡
単になり、また、チツプサイズも縮小可能であ
る。
発明の効果
本発明によれば、従来のプリチヤージ回路中
で、一対のビツト線、ビツト線をそれぞれドレイ
ンと結合させ、同一の電圧源をソースと接続さ
せ、更に、同一の外部信号源でゲートと接続さ
せ、その信号源より発するクロツクパルスを印加
されることによつてオンする二つのMIS型トラン
ジスタを取り除き、センスアンプの回路の一部
（同一の電圧源にソースが接続され、ドレインが
ビツト線と結合し、かつ、ゲートがビツト線にそ
れぞれ接続されたMIS型Ｐチヤネルトランジスタ
と、ドレインがビツト線と結合し、ゲートがビツ
ト線とそれぞれ接続されたMIS型Ｐチヤネルトラ
ンジスタ）が、プリチヤージ回路の機能をも兼ね
ることにより、回路が簡単になり、また、チツプ
サイズも縮小することができる。
で、一対のビツト線、ビツト線をそれぞれドレイ
ンと結合させ、同一の電圧源をソースと接続さ
せ、更に、同一の外部信号源でゲートと接続さ
せ、その信号源より発するクロツクパルスを印加
されることによつてオンする二つのMIS型トラン
ジスタを取り除き、センスアンプの回路の一部
（同一の電圧源にソースが接続され、ドレインが
ビツト線と結合し、かつ、ゲートがビツト線にそ
れぞれ接続されたMIS型Ｐチヤネルトランジスタ
と、ドレインがビツト線と結合し、ゲートがビツ
ト線とそれぞれ接続されたMIS型Ｐチヤネルトラ
ンジスタ）が、プリチヤージ回路の機能をも兼ね
ることにより、回路が簡単になり、また、チツプ
サイズも縮小することができる。
プリチヤージ回路は、一対のビツト線（ビツト
線とビツト線の２本）に対して結合されているた
め、チツプ全体として見た場合、それの占める割
合は大きい。そのため、本発明による回路の簡略
化、及びサイズの縮小の効果は非常に大きい。
線とビツト線の２本）に対して結合されているた
め、チツプ全体として見た場合、それの占める割
合は大きい。そのため、本発明による回路の簡略
化、及びサイズの縮小の効果は非常に大きい。
第１図は、従来例のプリチヤージ回路とセンス
アンプ部の構成図、第２図は、本発明による実施
例の単位構成図である。 １〜５，９〜１１……MIS型Ｐチヤネルトラン
ジスタ、６〜８，１２〜１４……MIS型Ｎチヤネ
ルトランジスタ、Bi，，Bj，……ビツト線、
ａ〜ｄ……信号源、φP1，φP2，φL1，φL2……クロ
ツクパルス、VD……電圧源。
アンプ部の構成図、第２図は、本発明による実施
例の単位構成図である。 １〜５，９〜１１……MIS型Ｐチヤネルトラン
ジスタ、６〜８，１２〜１４……MIS型Ｎチヤネ
ルトランジスタ、Bi，，Bj，……ビツト線、
ａ〜ｄ……信号源、φP1，φP2，φL1，φL2……クロ
ツクパルス、VD……電圧源。
Claims (1)
- １ 電圧源に接続された第１、第２のビツト線
と、ゲートが前記第１のビツト線に、ドレインが
前記第２のビツト線にそれぞれ接続され、且つ、
ソースが前記電圧源と接続された第１の絶縁ゲー
ト電界効果トランジスタと、ゲートが前記第２の
ビツト線に、ドレインが前記第１のビツト線にそ
れぞれ接続され、且つ、ソースが前記電圧源と接
続された第２の絶縁ゲート電界効果トランジスタ
と、前記第１のビツト線、および前記第２のビツ
ト線にそれぞれソースとドレインとが接続され、
且つ、ゲートが外部信号源と接続された第３の絶
縁ゲート電界効果トランジスタとを有することを
特徴とするプリチヤージ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127948A JPS618792A (ja) | 1984-06-21 | 1984-06-21 | プリチヤ−ジ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127948A JPS618792A (ja) | 1984-06-21 | 1984-06-21 | プリチヤ−ジ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS618792A JPS618792A (ja) | 1986-01-16 |
| JPH0580760B2 true JPH0580760B2 (ja) | 1993-11-10 |
Family
ID=14972598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127948A Granted JPS618792A (ja) | 1984-06-21 | 1984-06-21 | プリチヤ−ジ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618792A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366792A (ja) * | 1986-06-27 | 1988-03-25 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ−用の交差接続した相補的ビット・ライン |
| US4932002A (en) * | 1988-09-30 | 1990-06-05 | Texas Instruments, Incorporated | Bit line latch sense amp |
-
1984
- 1984-06-21 JP JP59127948A patent/JPS618792A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS618792A (ja) | 1986-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |