JPH0329189A - スタテイックランダムアクセスメモリ - Google Patents
スタテイックランダムアクセスメモリInfo
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- JPH0329189A JPH0329189A JP1163501A JP16350189A JPH0329189A JP H0329189 A JPH0329189 A JP H0329189A JP 1163501 A JP1163501 A JP 1163501A JP 16350189 A JP16350189 A JP 16350189A JP H0329189 A JPH0329189 A JP H0329189A
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- JP
- Japan
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- circuit
- write
- precharging
- precharge
- writing
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- 230000003068 static effect Effects 0.000 title claims abstract description 5
- 230000001934 delay Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
［従来の技術コ
第５図に従来のＳＲＡＭの一例の要部を示す。
第５図では１列のみ示しているが、メモリセルＣ１−
Ｃ ｎは通常複数列配置される。メモリセルは代表的に
メモリセルＣ１で示すように、インバータ２５と２６の
たすき掛け接続により構成され、２個のインバータの人
出力端子の接続節点はＮチャネルＭＯＳ｝ランジスタ（
以下、ＮＭＯＳＴｒ． と記す）２７．２８によりそ
れぞれビット線ＢＬ，Ｕ［に接続される。ＮＭＯＳＴｒ
．２７．２８のゲートはワード線ＷＬＩに接続され、Ｗ
ＬＩによりメモリセルＣ１の情報の出し入れが制御され
る。
Ｃ ｎは通常複数列配置される。メモリセルは代表的に
メモリセルＣ１で示すように、インバータ２５と２６の
たすき掛け接続により構成され、２個のインバータの人
出力端子の接続節点はＮチャネルＭＯＳ｝ランジスタ（
以下、ＮＭＯＳＴｒ． と記す）２７．２８によりそ
れぞれビット線ＢＬ，Ｕ［に接続される。ＮＭＯＳＴｒ
．２７．２８のゲートはワード線ＷＬＩに接続され、Ｗ
ＬＩによりメモリセルＣ１の情報の出し入れが制御され
る。
ビット線ＢＬ，’ｆＩ：の一方はＮＭＯＳＴｒ．２９〜
３ｌから構成されるプリチャージ回路に接続され、他方
にはデータ書き込み回路及び読み出し回路が接続されて
いる。
３ｌから構成されるプリチャージ回路に接続され、他方
にはデータ書き込み回路及び読み出し回路が接続されて
いる。
第６図は従来の書き込み回路とその制御回路の回路図で
あり、第７図はそのタイミング図である。
あり、第７図はそのタイミング図である。
第５図、第６図のＲＡＭにおいてデータの書き込みは次
のように行われる。アドレスが非確定のときプリチャー
ジ信号ＰＣはハイレベル（以下、“Ｈ”と記す）であり
、ＮＭＯＳＴｒ．２９〜３１は導適状態となり、ビット
線ＢＬ，ＢＬは同電位かつ電源電圧ＶＤＤからＮＭＯＳ
Ｔｒ．の閾値電圧だけ低い電位（以下、ＶＤＤ−ＶＴＮ
と記す）にプリチャージされる。
のように行われる。アドレスが非確定のときプリチャー
ジ信号ＰＣはハイレベル（以下、“Ｈ”と記す）であり
、ＮＭＯＳＴｒ．２９〜３１は導適状態となり、ビット
線ＢＬ，ＢＬは同電位かつ電源電圧ＶＤＤからＮＭＯＳ
Ｔｒ．の閾値電圧だけ低い電位（以下、ＶＤＤ−ＶＴＮ
と記す）にプリチャージされる。
アドレスが確定し、ワード線ＷＬＩが選択されるとプリ
チャージ信号ＰＣはロウレベル（以下、“Ｌ”と記す）
になり、ＮＭＯＳＴｒ．２９〜３１は非導通状態となる
。同時に書き込み回路２″の出力制御端子１１”が“Ｈ
”となり、ビット線ＢＬ，Ｗは書き込みデータＷＤに応
じて一方が“′Ｌ”に変化し始める。また、ワード線Ｗ
ＬＩが“′Ｈ”になり、ＮＭＯＳＴｒ．２７，２８が導
通状態となる。
チャージ信号ＰＣはロウレベル（以下、“Ｌ”と記す）
になり、ＮＭＯＳＴｒ．２９〜３１は非導通状態となる
。同時に書き込み回路２″の出力制御端子１１”が“Ｈ
”となり、ビット線ＢＬ，Ｗは書き込みデータＷＤに応
じて一方が“′Ｌ”に変化し始める。また、ワード線Ｗ
ＬＩが“′Ｈ”になり、ＮＭＯＳＴｒ．２７，２８が導
通状態となる。
ここでメモリセルＣ１の内容と書き込みデータＷＤが異
なる場合には、バッファゲー｝３４．３５によりＮＭＯ
ＳＴｒ．３２．３３、ビット線ＢＬ，Ｂ［、ＮＭＯＳＴ
ｒ．２７．２８を通してインバータ２５．２６の出力が
引き下げまたは引き上げられる。インバータ２５．２６
の出力電位がインバータ２５．２６の閾値を超えるまで
変化すると、インバータ２５．２６で構成されるラッチ
が反転し、メモリセルＣ１の内容は書き込みデータＷＤ
と等しくなり書き込みは完了する。
なる場合には、バッファゲー｝３４．３５によりＮＭＯ
ＳＴｒ．３２．３３、ビット線ＢＬ，Ｂ［、ＮＭＯＳＴ
ｒ．２７．２８を通してインバータ２５．２６の出力が
引き下げまたは引き上げられる。インバータ２５．２６
の出力電位がインバータ２５．２６の閾値を超えるまで
変化すると、インバータ２５．２６で構成されるラッチ
が反転し、メモリセルＣ１の内容は書き込みデータＷＤ
と等しくなり書き込みは完了する。
また、この時ビット線ＢＬ，ＢＬの電位は“Ｌ”及びＶ
ＤＤ−ＶＴＮとなっており、次に行われるプリチャージ
では負荷容量の大きなビット線ＢＬ，丁ｒにＶＤＤ−Ｖ
ＴＮという電位変化を与えねばならないので、サイクル
タイムが短くプリチャージ時間が少ない場合にはＮＭＯ
ＳＴｒ．２９〜３１の相互コンダクタンスタンスｇｍを
大きくする必要があり、ＮＭＯＳＴｒ．２９〜３ｌのチ
ャネル幅Ｗを大きくする必要がある。一方、ＮＭＯＳＴ
ｒ．２９〜３１の寸法を大きくするのは、プリチャージ
信号ＰＣの負荷容量が大きくなるので、プリチャージ信
号ＰＣをドライブするバツファ回路での遅延時間が大き
くなってしまい、また、消費電力及びエレクトロマイグ
レーションの面からも望ましいものではない。
ＤＤ−ＶＴＮとなっており、次に行われるプリチャージ
では負荷容量の大きなビット線ＢＬ，丁ｒにＶＤＤ−Ｖ
ＴＮという電位変化を与えねばならないので、サイクル
タイムが短くプリチャージ時間が少ない場合にはＮＭＯ
ＳＴｒ．２９〜３１の相互コンダクタンスタンスｇｍを
大きくする必要があり、ＮＭＯＳＴｒ．２９〜３ｌのチ
ャネル幅Ｗを大きくする必要がある。一方、ＮＭＯＳＴ
ｒ．２９〜３１の寸法を大きくするのは、プリチャージ
信号ＰＣの負荷容量が大きくなるので、プリチャージ信
号ＰＣをドライブするバツファ回路での遅延時間が大き
くなってしまい、また、消費電力及びエレクトロマイグ
レーションの面からも望ましいものではない。
［発明が解決しようとする課題コ
上述した従来のＳＲＡＭではプリチャージ時間の短縮、
すなわちサイクルタイムの短縮化を図るためには、プリ
チャージトランジスタを大きくしなければならず、プリ
チャージ信号の遅延が大きくなり、消費電力が大きくな
る等の欠点がある。
すなわちサイクルタイムの短縮化を図るためには、プリ
チャージトランジスタを大きくしなければならず、プリ
チャージ信号の遅延が大きくなり、消費電力が大きくな
る等の欠点がある。
本発明の目的は消費電力を増加させることなく、プリチ
ャージ時間を短縮して高速動作を図ることのできるＳＲ
ＡＭを実現することにある。
ャージ時間を短縮して高速動作を図ることのできるＳＲ
ＡＭを実現することにある。
［発明の従来技術に対する相違点コ
上述した従来のＳＲＡＭに対し、本発明は書き込み動作
後のプリチャージ期間中の一定時間書き込み制御信号を
遅延させる遅延回路を有し、この遅延回路の出力を書き
込み回路の出力制御端子に入力し、同時に書き込み信号
を書き込み回路のセット端子に入力しているという相違
点を有する。
後のプリチャージ期間中の一定時間書き込み制御信号を
遅延させる遅延回路を有し、この遅延回路の出力を書き
込み回路の出力制御端子に入力し、同時に書き込み信号
を書き込み回路のセット端子に入力しているという相違
点を有する。
［課題を解決するための手段及び作用］本発明のＳＲＡ
Ｍは、外部から与えられたアドレスにより選択されるメ
モリセルに対して読み出し及び書き込み動作を行うとと
もに、前記読み出し・書き込み動作の後にビット線デー
タの消去のためのプリチャージを行うスタティックラン
ダムアクセスメモリであって、ビット線に書き込みデー
タを出力する書き込み回路とビット線との接線をプリチ
ャージ時に遮断させる書き込み制御人力を遅延させる遅
延回路と、遅延前の書き込み制御人力により書き込み何
路からハイレベル出力を発生させるセット回路とを備え
たことを特徴とする。
Ｍは、外部から与えられたアドレスにより選択されるメ
モリセルに対して読み出し及び書き込み動作を行うとと
もに、前記読み出し・書き込み動作の後にビット線デー
タの消去のためのプリチャージを行うスタティックラン
ダムアクセスメモリであって、ビット線に書き込みデー
タを出力する書き込み回路とビット線との接線をプリチ
ャージ時に遮断させる書き込み制御人力を遅延させる遅
延回路と、遅延前の書き込み制御人力により書き込み何
路からハイレベル出力を発生させるセット回路とを備え
たことを特徴とする。
従って、本発明では、プリチャージ期間中に遅延回路に
より確保された時間、本来のプリチャージ回路と共に書
き込み回路によってもビット線のプリチャージを行う。
より確保された時間、本来のプリチャージ回路と共に書
き込み回路によってもビット線のプリチャージを行う。
［実施例コ
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の書き込み回路及び書き込み
制御回路の回路図であり、この書き込み回路は従来例と
同様に第５図に示したＳＲＡＭのビット線の他端に接続
される。書き込み制御人力ＷＥはディレイ素子ＤとＯＲ
ゲート３から構成される遅延回路１に人力し、遅延回路
１の出力は書き込み回路２の出力制御端子１１に人力し
、書き込み回路２のセット端子１２には書き込み制御人
力ＷＥが入力している。書き込み回路２は書き込みデー
タＷＤをインバータ１０に人力し、インバータ１０の出
力を２人力ＮＡＮＤゲート８に人力し、ＮＡＮＤゲート
８の出力をバッファゲート６と２人力ＮＡＮＤゲート９
に入力し、ＮＡＮＤゲート９の出力はバッファゲート７
人力し、バッファゲート６，７の出力を出力制御端子１
１にゲートを接続されたＮＭＯＳＴｒ．４，５を介して
ビッ｝ ｔ Ｂ Ｌ， 丁ｒニ接続Ｌ／、ＮＡＮＤゲ−
１８．９の１人力をセット端子１２に接続して構成され
ている。
制御回路の回路図であり、この書き込み回路は従来例と
同様に第５図に示したＳＲＡＭのビット線の他端に接続
される。書き込み制御人力ＷＥはディレイ素子ＤとＯＲ
ゲート３から構成される遅延回路１に人力し、遅延回路
１の出力は書き込み回路２の出力制御端子１１に人力し
、書き込み回路２のセット端子１２には書き込み制御人
力ＷＥが入力している。書き込み回路２は書き込みデー
タＷＤをインバータ１０に人力し、インバータ１０の出
力を２人力ＮＡＮＤゲート８に人力し、ＮＡＮＤゲート
８の出力をバッファゲート６と２人力ＮＡＮＤゲート９
に入力し、ＮＡＮＤゲート９の出力はバッファゲート７
人力し、バッファゲート６，７の出力を出力制御端子１
１にゲートを接続されたＮＭＯＳＴｒ．４，５を介して
ビッ｝ ｔ Ｂ Ｌ， 丁ｒニ接続Ｌ／、ＮＡＮＤゲ−
１８．９の１人力をセット端子１２に接続して構成され
ている。
第１図と第５図において書き込みは従来例と同様に行わ
れる（第２図参照）。本実施例において従来例と動作が
異なるのは、書き込み後のプリチャージで次のよう行わ
れる。
れる（第２図参照）。本実施例において従来例と動作が
異なるのは、書き込み後のプリチャージで次のよう行わ
れる。
書き込みが終了し、書き込み制御信号ＷＥが“′Ｌ”
プリチャージ信号ＰＣが“Ｈ”となり、ワード線ＷＬＩ
が“Ｌ”となってメモリセルＣ１は非選択となる。書き
込み回路２のＮＡＮＤゲート８，９の出力はセット端子
１２（ＷＥ）により“′Ｈ”になる。この時、出力制御
端子１１には遅延回路１により書き込み制御信号ＷＬが
遅延されて人力されるので、ＮＭＯＳＴｒ．４．５は導
通状態のままである。このため、ＮＡＮＤゲート８，９
の出力はバッファゲート６，７及びＮＭＯＳＴｒ．４，
５を経てビット線ＢＬ，Ｉｌｆｆに伝えられ、ビット線
ＢＬ， 丁ｒの電位をＶＤＤ−ＶＴＮにする。また同時
にプリチャージ回路によりビット線ＢＬ，π［のプリチ
ャージが行われる。
プリチャージ信号ＰＣが“Ｈ”となり、ワード線ＷＬＩ
が“Ｌ”となってメモリセルＣ１は非選択となる。書き
込み回路２のＮＡＮＤゲート８，９の出力はセット端子
１２（ＷＥ）により“′Ｈ”になる。この時、出力制御
端子１１には遅延回路１により書き込み制御信号ＷＬが
遅延されて人力されるので、ＮＭＯＳＴｒ．４．５は導
通状態のままである。このため、ＮＡＮＤゲート８，９
の出力はバッファゲート６，７及びＮＭＯＳＴｒ．４，
５を経てビット線ＢＬ，Ｉｌｆｆに伝えられ、ビット線
ＢＬ， 丁ｒの電位をＶＤＤ−ＶＴＮにする。また同時
にプリチャージ回路によりビット線ＢＬ，π［のプリチ
ャージが行われる。
尚、出力制御端子１１は書き込み制御信号ＷＬの立ち下
がり後時間Ｄを経過してから“′Ｌ”に変化するので、
書き込み回路によるプリチャージは時間Ｄだけ行われる
。
がり後時間Ｄを経過してから“′Ｌ”に変化するので、
書き込み回路によるプリチャージは時間Ｄだけ行われる
。
すなわち、本実施例では書き込み後のプリチャージ期間
中の一定時間に書き込み回路とプリチャージ回路により
プリチャージを行う。
中の一定時間に書き込み回路とプリチャージ回路により
プリチャージを行う。
第３図は本発明の他の一実施例の書き込み回路及び書き
込み制御回路の回路図である。書き込み制御入力ＷＥは
デイレイ素子Ｄから構成される遅延回路１′に入力し、
遅延回路１の出力は書き込み回路２′の出力制御端子Ｉ
Ｐに人力し、書き込み回路２′のセット端子１２′には
書き込み制御人力ＷＥが入力している。書き込み回路２
′において、電源電位ＶＤＤに接続されたＰチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯＳＴｒ． と記す）
１３．１７と接地電位ＧＮＤに接続ざれてＮＭＯＳＴｒ
．１６．２０とはゲートを出力制御端子ｌＩ′に接
続したＮＭＯＳＴｒ． １ ４， １ ５， １
８．１９によりそれぞれビット線ＢＬ．ＢＴに接続さ
れており、セット端子１２′はインバータ２３に人力し
、インバータ２３の出力はＮＯＲゲート２１，２２に入
力し、書き込みデータＷＤはインバータ２４に入力し、
インバータ２４の出力はＮｏＲゲート２１に人力し、Ｎ
ＯＲゲート２１の出力はＰＭＯＳＴｒ．１３及びＮＭＯ
ＳＴｒ．１６のゲートとＮＯＲゲート２２に入力し、Ｎ
ＯＲゲート２２の出力はＰＭＯＳＴｒ．１７及ひＮＭＯ
ＳＴｒ．２０のゲートに入力する。この実施例の動作は
第４図のタイミング図で示すように前述した実施例と同
様であるが、本実施例では書き込み回路２′が書き込み
を行う時間は書き込み制御信号ＷＬの“′Ｈ”持間から
遅延回路１′のディレイ素子Ｄ′による遅延時間を引い
た時間になる。
込み制御回路の回路図である。書き込み制御入力ＷＥは
デイレイ素子Ｄから構成される遅延回路１′に入力し、
遅延回路１の出力は書き込み回路２′の出力制御端子Ｉ
Ｐに人力し、書き込み回路２′のセット端子１２′には
書き込み制御人力ＷＥが入力している。書き込み回路２
′において、電源電位ＶＤＤに接続されたＰチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯＳＴｒ． と記す）
１３．１７と接地電位ＧＮＤに接続ざれてＮＭＯＳＴｒ
．１６．２０とはゲートを出力制御端子ｌＩ′に接
続したＮＭＯＳＴｒ． １ ４， １ ５， １
８．１９によりそれぞれビット線ＢＬ．ＢＴに接続さ
れており、セット端子１２′はインバータ２３に人力し
、インバータ２３の出力はＮＯＲゲート２１，２２に入
力し、書き込みデータＷＤはインバータ２４に入力し、
インバータ２４の出力はＮｏＲゲート２１に人力し、Ｎ
ＯＲゲート２１の出力はＰＭＯＳＴｒ．１３及びＮＭＯ
ＳＴｒ．１６のゲートとＮＯＲゲート２２に入力し、Ｎ
ＯＲゲート２２の出力はＰＭＯＳＴｒ．１７及ひＮＭＯ
ＳＴｒ．２０のゲートに入力する。この実施例の動作は
第４図のタイミング図で示すように前述した実施例と同
様であるが、本実施例では書き込み回路２′が書き込み
を行う時間は書き込み制御信号ＷＬの“′Ｈ”持間から
遅延回路１′のディレイ素子Ｄ′による遅延時間を引い
た時間になる。
［発明の効果コ
以上説明したように本発明は、書き込み後のプリチャー
ジをプリチャージ回路と書き込み回路により同時に行う
ので、プリチャージ回路を構成しているトランジスタを
大きくしなくともプリチャージ時間を短縮できる効果が
ある。
ジをプリチャージ回路と書き込み回路により同時に行う
ので、プリチャージ回路を構成しているトランジスタを
大きくしなくともプリチャージ時間を短縮できる効果が
ある。
第１図は本発明の一実施例の回路図、第２図は第１図の
回路の書き込み動作時のタイミング図、第３図は本発明
の他の一実施例の回路図、第４図は第３図の回路の書き
込み動作時のタイミング図、第５図は従来のＳＲＡＭの
一例の要部を示す回路図、第６図は従来の書き込み回路
の一例を示す回路図、第７図は第６図の回路の書き込み
動作時のタイミング図である。 ＢＬ，′Ｆｆ′Ｔ：・・・・・・・・ビット線、ＣＩ，
Ｃ２，Ｃｎ＃ａ１１●●◆メモリセル、Ｄ，Ｄ’ ・
・・・・・・・・ディレイ素子、Ａｄｄ・●・・・・・
・・・アドレス、ＧＮＤ・・・・・・・・・・接地端子
、ＰＣ・・・・・・・・・・・プリチャージ信号、ＷＤ
・・・・◆・・・◆・●書き込みデータ、ＷＥ・・・・
・・・・・・・書き込み制御信号、ＶＤＤ・・・・・・
◆・◆・電源端子、ＷＬ１，ＷＬ２，ＷＬｎ◆・・ ・
ワード線、１，１′ ・・・・・・・・・遅延回路、
２，２’ ２” ・・・・・・・書き込み回路、３ ・
◆ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ＯＲ
ゲート、４， ５． １４〜１６， １８〜２０．２７〜３３・・・ＮチャネルＭＯＳトラン
ジスタ、 ６， ７， ３４， ３５・・◆・・バッファゲ
ート、８， ９． ４０ ・ ・ ◆ ・ ・
・ ・ ・ ＮＡＮＤゲート、１０．２３〜２６， ３６〜３９＃●・●・・・・・インバータ、１３，１７
●・・・・◆・◆・ＰチャネルＭＯＳトランジスタ、 ２１， ２２ ● ・ ◆ ◆ ・ ・ ・ ・
・ ＮＯＲゲート。
回路の書き込み動作時のタイミング図、第３図は本発明
の他の一実施例の回路図、第４図は第３図の回路の書き
込み動作時のタイミング図、第５図は従来のＳＲＡＭの
一例の要部を示す回路図、第６図は従来の書き込み回路
の一例を示す回路図、第７図は第６図の回路の書き込み
動作時のタイミング図である。 ＢＬ，′Ｆｆ′Ｔ：・・・・・・・・ビット線、ＣＩ，
Ｃ２，Ｃｎ＃ａ１１●●◆メモリセル、Ｄ，Ｄ’ ・
・・・・・・・・ディレイ素子、Ａｄｄ・●・・・・・
・・・アドレス、ＧＮＤ・・・・・・・・・・接地端子
、ＰＣ・・・・・・・・・・・プリチャージ信号、ＷＤ
・・・・◆・・・◆・●書き込みデータ、ＷＥ・・・・
・・・・・・・書き込み制御信号、ＶＤＤ・・・・・・
◆・◆・電源端子、ＷＬ１，ＷＬ２，ＷＬｎ◆・・ ・
ワード線、１，１′ ・・・・・・・・・遅延回路、
２，２’ ２” ・・・・・・・書き込み回路、３ ・
◆ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ＯＲ
ゲート、４， ５． １４〜１６， １８〜２０．２７〜３３・・・ＮチャネルＭＯＳトラン
ジスタ、 ６， ７， ３４， ３５・・◆・・バッファゲ
ート、８， ９． ４０ ・ ・ ◆ ・ ・
・ ・ ・ ＮＡＮＤゲート、１０．２３〜２６， ３６〜３９＃●・●・・・・・インバータ、１３，１７
●・・・・◆・◆・ＰチャネルＭＯＳトランジスタ、 ２１， ２２ ● ・ ◆ ◆ ・ ・ ・ ・
・ ＮＯＲゲート。
Claims (1)
- 外部から与えられたアドレスにより選択されるメモリセ
ルに対して読み出し及び書き込み動作を行うとともに、
前記読み出し・書き込み動作の後にビット線データの消
去のためのプリチャージを行うスタティックランダムア
クセスメモリであって、ビット線に書き込みデータを出
力する書き込み回路とビット線との接線をプリチャージ
時に遮断させる書き込み制御入力を遅延させる遅延回路
と、遅延前の書き込み制御入力により書き込み回路から
ハイレベル出力を発生させるセット回路とを備えたこと
を特徴とするスタティックランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163501A JPH0329189A (ja) | 1989-06-26 | 1989-06-26 | スタテイックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163501A JPH0329189A (ja) | 1989-06-26 | 1989-06-26 | スタテイックランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329189A true JPH0329189A (ja) | 1991-02-07 |
Family
ID=15775062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163501A Pending JPH0329189A (ja) | 1989-06-26 | 1989-06-26 | スタテイックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0329189A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06230867A (ja) * | 1992-12-31 | 1994-08-19 | Hyundai Electron Ind Co Ltd | パルス書き込みドライバー回路 |
| US5491655A (en) * | 1993-07-08 | 1996-02-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having non-selecting level generation circuitry for providing a low potential during reading mode and high level potential during another operation mode |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6043296A (ja) * | 1983-08-17 | 1985-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6484491A (en) * | 1987-09-25 | 1989-03-29 | Seiko Epson Corp | Semiconductor memory |
-
1989
- 1989-06-26 JP JP1163501A patent/JPH0329189A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPS6043296A (ja) * | 1983-08-17 | 1985-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| US5659513A (en) * | 1993-07-08 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device having improved characteristics |
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