JP3513399B2 - シリアルデータによるタイミング可変装置 - Google Patents
シリアルデータによるタイミング可変装置Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、デジタル回路に
使用する、タイミングデコードパルスのシリアルデータ
によるタイミング可変装置に関するものである。 【０００２】 【従来の技術】従来、デジタル回路で使用するタイミン
グデコードパルスのシリアルデータによるタイミング可
変については、既に公知である。図３は従来のタイミン
グパルスのシリアル可変の回路構成図である。図３にお
いて、１０はバイナリーカウンタ、２０は一致検出部、
３０はシリアルデータ入力部、４０はクロック入力端
子、８はタイミング整形用Ｄ−ＦＦ、５０はタイミング
パルス出力端子である。 【０００３】クロック入力端子４０に入力されるクロッ
ク信号をカウントするバイナリーカウンタ１０の各ビッ
ト出力（たとえばＱ１〜Ｑ６）が一方の入力端子に接続
された複数のＥＸ−ＯＲ（あるいはＥＸ−ＮＯＲ）１〜
６の他方の入力端子にシリアルデータの各ビット出力
（たとえばＤ１〜Ｄ６）が接続され、一致ゲート７（図
３では、論理積ゲート）の入力端子に、ＥＸ−ＯＲ（あ
るいはＥＸ−ＮＯＲ）１〜６の出力端子が接続され、バ
イナリーカウンタ１０の各Ｑ出力と、シリアルデータが
一致（あるいは反転一致）すると、その一致ゲート７の
出力端子が“Ｌｏ”から“Ｈｉ”へ移行する。クロック
信号がクロック入力端子４０に印加されたＤ−ＦＦ８の
Ｄ入力端子に一致ゲート７の出力端子が出力され、タイ
ミングパルス出力端子５０にＤ−ＦＦ８の出力端子（Ｑ
出力あるいは／Ｑ出力）が接続されている。 【０００４】以上の構成からなるタイミングパルス可変
装置において、シリアルデータ入力部３０に入力される
シリアルデータ出力の組み合わせにより、タイミングパ
ルス出力端子５０に得られるタイミングパレスを可変し
ている。図４にその主要動作部の動作波形図を示す。図
４（ｂ）に示すようにシリアルデータが（Ｄ１，Ｄ２，
Ｄ３，Ｄ４，Ｄ５，Ｄ６）＝（１、１、０、０、１、
０）で入力されている場合の動作を示している。図３の
回路構成では、バイナリーカウンタ１０の出力が図４
（ａ）に示すように（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，
Ｑ６）＝（０、０、１、１、０、１）になった直後に、
図４（ｃ）のようにＥＸ−ＯＲ１〜ＥＸ−ＯＲ６の出力
１ａ〜６ａがすべて“Ｈｉ”となり、同図（ｄ）の一致
ゲート７の出力７ａが“Ｌｏ”から“Ｈｉ”へ移行す
る。“Ｈｉ”にへ移行し一致ゲート７の出力７ａが、バ
イナリーカウンタ１０に入力されているクロック信号と
同一のクロック信号（同図（ｆ））がクロック入力端子
に印加されているＤ−ＦＦ８のＤ入力端子に入力されて
いるので、次のクロック入力のタイミングでＤ−ＦＦ８
の出力端子８ａ（同図（ｅ））には、タイミングパルス
がクロック信号の１周期間出力される。 【０００５】 【発明が解決しようとする課題】従来、デジタル回路に
使用するタイミングパルス作成において、その出力タイ
ミングをシリアルデータにより可変する場合に、カウン
タのカウント値が大きくなると、シリアルデータのビッ
ト数が増大するという課題があった。この発明は、上記
従来の課題を解決するものであり、シリアルデータのビ
ット数とゲート数を削減することのできるタイミングパ
ルスのシリアルデータによるタイミング可変装置を提供
することを目的とする。 【０００６】 【課題を解決するための手段】請求項１記載のシリアル
データによるタイミング可変装置は、クロック入力信号
をカウントするバイナリーカウンタと、このバイナリー
カウンタのビット出力の数よりも少ないビット数のシリ
アルデータが入力されるシリアルデータ入力部と、バイ
ナリーカウンタの各ビット出力を一方の入力端子に入力
しシリアルデータを他方の入力端子の一部に入力する複
数の個別一致検出部を有しこれらの個別一致検出部の出
力を入力する全体一致検出部を有する一致検出部と、こ
の一致検出部の出力をクロック入力信号のタイミングに
同期させるタイミング整形部とを備え、個別一致検出部
の他方の入力端子の残部には、バイナリーカウンタのビ
ット出力の正転出力または反転出力を入力したことを特
徴とするものである。 【０００７】請求項１記載のシリアルデータによるタイ
ミング可変装置によれば、バイナリーカウンタの出力同
志を比較する個別一致検出部を有する一致検出部にする
ことにより、タイミングパルスのシリアル可変範囲に限
定したシリアルデータによりシリアル可変ができ、従来
よりビット数の少ないシリアルデータを用いてタイミン
グパルス出力を得ることができる。 【０００８】 【発明の実施の形態】この発明の一実施の形態を図１お
よび図２により説明する。このシリアルデータによるタ
イミング可変装置すなわちシリアル可変出力装置は、ク
ロック入力端子４０に入力されるクロック信号をカウン
トするバイナリーカウンタ１０の各ビット出力が、複数
の個別一致検出部例えばＥＸ−ＯＲ（あるいはＥＸ−Ｎ
ＯＲ）ゲート群１〜６の一方の入力端子に接続され、他
方の入力端子の一部にシリアルデータの各ビット出力が
接続され、他方の入力端子の残部に個別一致検出部にお
いてバイナリーカウンタ１０の出力同志の比較となるよ
うに、カウンタ１０のビット出力（あるいは反転出力）
端が接続され、このＥＸ−ＯＲゲート群１〜６と、入力
端子にＥＸ−ＯＲゲート群１〜６の出力端が接続された
全体一致検出部である一致ゲート７とで構成される一致
検出部２０の出力端が、タイミング整形部を構成するＤ
−ＦＦ８のＤ入力端子に接続され、そのクロック入力端
子ｃｋにはバイナリーカウンタ１０に供給されているク
ロック信号と同一のクロック信号が入力され、Ｄ−ＦＦ
８の出力がタイミングパルス出力端子５０に接続されて
いる。 【０００９】以下、この発明の一実施の形態について図
１および図２を参照にしながら説明する。図１は、実施
の形態におけるシリアルデータによるタイミング可変装
置の回路構成を示すものである。図１において、クロッ
ク入力端子４０に入力されるクロック信号ＣＬＫをカウ
ントするバイナリーカウンタ１０の各ビット出力Ｑ１〜
Ｑ６が一方の入力端子に接続された複数のＥＸ−ＯＲゲ
ート群１〜６（あるいはＥＸ−ＮＯＲ）の他方の入力端
子の一部にシリアルデータ入力部３０に入力されている
シリアルデータの各ビット出力（あるいは反転出力）Ｄ
１〜Ｄ５が接続され、他方の入力端子の残部すなわち、
バイナリーカウンタ１０のＱ５出力が入力されているＥ
Ｘ−ＯＲの他方の入力端子には、バイナリーカウンタ１
０のＱ６出力が接続されている。ＥＸ−ＯＲゲート群１
〜６の出力が入力されるＡＮＤゲートを用いた一致ゲー
ト７の出力が、クロック入力端子がクロック入力端子４
０に接続されているＤ−ＦＦ８（Ｄ型のフリップフロッ
プ）のＤ−入力端子に接続され、Ｄ−ＦＦ８の出力がタ
イミングパルス出力端子５０に接続されている。 【００１０】以上のように構成された実施の形態のタイ
ミング可変装置について以下、図２を用いてその動作を
説明する。図２において、同図（ｃ）のＥＸ−ＯＲ５の
出力波形５ａの“Ｈｉ”期間が一定の範囲に限定され、
この範囲内で、タイミングパルス出力のタイミング可変
が可能となる。図２（ｂ）で示すようにシリアルデータ
が（Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝（１、１、０、
０、０）で入力されている場合の動作を示している。図
１の実施の形態ではバイナリーカウンタ１０の出力が図
２（ａ）のＰ1 で示すように（Ｑ１、Ｑ２、Ｑ３、Ｑ
４、Ｑ５、Ｑ６）＝（０、０、１、１、０、１）になっ
た直後に図２（ｃ）のようにＥＸ−ＯＲゲート群１〜６
の出力１ａ〜６ａがすべて“Ｈｉ”となり、同図（ｄ）
のように一致ゲート７の出力７ａが“Ｌｏ”から“Ｈ
ｉ”に移行され、バイナリーカウンタ１０に入力されて
いるクロック信号（同図（ｆ））と同一のクロック信号
がクロック入力端子に印加されているＤ−ＦＦ８のＤ入
力端子に一致ゲート７の出力が、入力されているので、
次のクロック入力のタイミングで、図２（ｅ）のように
Ｄ−ＦＦ８の出力端子８Ｑにはタイミングパルスがクロ
ック信号の１周期間出力される。 【００１１】以上のように、この実施の形態によれば、
バイナリーカウンタ１０のカウント値と、シリアルデー
タ入力部３０に入力されたシリアルデータが同一ビット
数ではなく、シリアルデータのビット数の方が１ビット
少ない。この１ビット分をバイナリーカウンタ１０のＱ
５出力とＱ６出力の比較に用いて、一致検出部２０が一
致検出できる範囲を限定している。 【００１２】このようにこの実施の形態では、カウンタ
１０のＱn 出力の反転（あるいは正転）をＱn-1 以下の
出力とともに一致検出部を構成するＥＸ−ＯＲの入力端
子に接続し、タイミングパルス出力の出力可能なタイミ
ング範囲を制限すると同時に、シリアルデータのビット
数を削減するという改良が加えられたものである。一般
にシリアル可変したタイミングパルスは、可変範囲を広
くすることにより、可変精度の方を要求されることの方
が多い。この発明では、シリアルデータを１ビット削減
しても、この可変精度は劣化していない。 【００１３】なお、一致検出部２０のＥＸ−ＯＲがＥＸ
−ＮＯＲである場合は、バイナリーカウンタ１０のＱ５
出力が入力されているゲート５の他方の入力端子には、
インバータ９を介してＱ６出力を入力し、このときシリ
アルデータ入力部３０のＤ１〜Ｄ５の値を逆にしたもの
でもよい。 【００１４】 【発明の効果】請求項１記載のシリアルデータによるタ
イミング可変装置によれば、バイナリーカウンタの出力
同志を比較する個別一致検出部を有する一致検出部にす
ることにより、タイミングパルスのシリアル可変範囲に
限定したシリアルデータによりシリアル可変ができ、従
来よりビット数の少ないシリアルデータを用いてタイミ
ングパルス出力を得ることができる。
使用する、タイミングデコードパルスのシリアルデータ
によるタイミング可変装置に関するものである。 【０００２】 【従来の技術】従来、デジタル回路で使用するタイミン
グデコードパルスのシリアルデータによるタイミング可
変については、既に公知である。図３は従来のタイミン
グパルスのシリアル可変の回路構成図である。図３にお
いて、１０はバイナリーカウンタ、２０は一致検出部、
３０はシリアルデータ入力部、４０はクロック入力端
子、８はタイミング整形用Ｄ−ＦＦ、５０はタイミング
パルス出力端子である。 【０００３】クロック入力端子４０に入力されるクロッ
ク信号をカウントするバイナリーカウンタ１０の各ビッ
ト出力（たとえばＱ１〜Ｑ６）が一方の入力端子に接続
された複数のＥＸ−ＯＲ（あるいはＥＸ−ＮＯＲ）１〜
６の他方の入力端子にシリアルデータの各ビット出力
（たとえばＤ１〜Ｄ６）が接続され、一致ゲート７（図
３では、論理積ゲート）の入力端子に、ＥＸ−ＯＲ（あ
るいはＥＸ−ＮＯＲ）１〜６の出力端子が接続され、バ
イナリーカウンタ１０の各Ｑ出力と、シリアルデータが
一致（あるいは反転一致）すると、その一致ゲート７の
出力端子が“Ｌｏ”から“Ｈｉ”へ移行する。クロック
信号がクロック入力端子４０に印加されたＤ−ＦＦ８の
Ｄ入力端子に一致ゲート７の出力端子が出力され、タイ
ミングパルス出力端子５０にＤ−ＦＦ８の出力端子（Ｑ
出力あるいは／Ｑ出力）が接続されている。 【０００４】以上の構成からなるタイミングパルス可変
装置において、シリアルデータ入力部３０に入力される
シリアルデータ出力の組み合わせにより、タイミングパ
ルス出力端子５０に得られるタイミングパレスを可変し
ている。図４にその主要動作部の動作波形図を示す。図
４（ｂ）に示すようにシリアルデータが（Ｄ１，Ｄ２，
Ｄ３，Ｄ４，Ｄ５，Ｄ６）＝（１、１、０、０、１、
０）で入力されている場合の動作を示している。図３の
回路構成では、バイナリーカウンタ１０の出力が図４
（ａ）に示すように（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，
Ｑ６）＝（０、０、１、１、０、１）になった直後に、
図４（ｃ）のようにＥＸ−ＯＲ１〜ＥＸ−ＯＲ６の出力
１ａ〜６ａがすべて“Ｈｉ”となり、同図（ｄ）の一致
ゲート７の出力７ａが“Ｌｏ”から“Ｈｉ”へ移行す
る。“Ｈｉ”にへ移行し一致ゲート７の出力７ａが、バ
イナリーカウンタ１０に入力されているクロック信号と
同一のクロック信号（同図（ｆ））がクロック入力端子
に印加されているＤ−ＦＦ８のＤ入力端子に入力されて
いるので、次のクロック入力のタイミングでＤ−ＦＦ８
の出力端子８ａ（同図（ｅ））には、タイミングパルス
がクロック信号の１周期間出力される。 【０００５】 【発明が解決しようとする課題】従来、デジタル回路に
使用するタイミングパルス作成において、その出力タイ
ミングをシリアルデータにより可変する場合に、カウン
タのカウント値が大きくなると、シリアルデータのビッ
ト数が増大するという課題があった。この発明は、上記
従来の課題を解決するものであり、シリアルデータのビ
ット数とゲート数を削減することのできるタイミングパ
ルスのシリアルデータによるタイミング可変装置を提供
することを目的とする。 【０００６】 【課題を解決するための手段】請求項１記載のシリアル
データによるタイミング可変装置は、クロック入力信号
をカウントするバイナリーカウンタと、このバイナリー
カウンタのビット出力の数よりも少ないビット数のシリ
アルデータが入力されるシリアルデータ入力部と、バイ
ナリーカウンタの各ビット出力を一方の入力端子に入力
しシリアルデータを他方の入力端子の一部に入力する複
数の個別一致検出部を有しこれらの個別一致検出部の出
力を入力する全体一致検出部を有する一致検出部と、こ
の一致検出部の出力をクロック入力信号のタイミングに
同期させるタイミング整形部とを備え、個別一致検出部
の他方の入力端子の残部には、バイナリーカウンタのビ
ット出力の正転出力または反転出力を入力したことを特
徴とするものである。 【０００７】請求項１記載のシリアルデータによるタイ
ミング可変装置によれば、バイナリーカウンタの出力同
志を比較する個別一致検出部を有する一致検出部にする
ことにより、タイミングパルスのシリアル可変範囲に限
定したシリアルデータによりシリアル可変ができ、従来
よりビット数の少ないシリアルデータを用いてタイミン
グパルス出力を得ることができる。 【０００８】 【発明の実施の形態】この発明の一実施の形態を図１お
よび図２により説明する。このシリアルデータによるタ
イミング可変装置すなわちシリアル可変出力装置は、ク
ロック入力端子４０に入力されるクロック信号をカウン
トするバイナリーカウンタ１０の各ビット出力が、複数
の個別一致検出部例えばＥＸ−ＯＲ（あるいはＥＸ−Ｎ
ＯＲ）ゲート群１〜６の一方の入力端子に接続され、他
方の入力端子の一部にシリアルデータの各ビット出力が
接続され、他方の入力端子の残部に個別一致検出部にお
いてバイナリーカウンタ１０の出力同志の比較となるよ
うに、カウンタ１０のビット出力（あるいは反転出力）
端が接続され、このＥＸ−ＯＲゲート群１〜６と、入力
端子にＥＸ−ＯＲゲート群１〜６の出力端が接続された
全体一致検出部である一致ゲート７とで構成される一致
検出部２０の出力端が、タイミング整形部を構成するＤ
−ＦＦ８のＤ入力端子に接続され、そのクロック入力端
子ｃｋにはバイナリーカウンタ１０に供給されているク
ロック信号と同一のクロック信号が入力され、Ｄ−ＦＦ
８の出力がタイミングパルス出力端子５０に接続されて
いる。 【０００９】以下、この発明の一実施の形態について図
１および図２を参照にしながら説明する。図１は、実施
の形態におけるシリアルデータによるタイミング可変装
置の回路構成を示すものである。図１において、クロッ
ク入力端子４０に入力されるクロック信号ＣＬＫをカウ
ントするバイナリーカウンタ１０の各ビット出力Ｑ１〜
Ｑ６が一方の入力端子に接続された複数のＥＸ−ＯＲゲ
ート群１〜６（あるいはＥＸ−ＮＯＲ）の他方の入力端
子の一部にシリアルデータ入力部３０に入力されている
シリアルデータの各ビット出力（あるいは反転出力）Ｄ
１〜Ｄ５が接続され、他方の入力端子の残部すなわち、
バイナリーカウンタ１０のＱ５出力が入力されているＥ
Ｘ−ＯＲの他方の入力端子には、バイナリーカウンタ１
０のＱ６出力が接続されている。ＥＸ−ＯＲゲート群１
〜６の出力が入力されるＡＮＤゲートを用いた一致ゲー
ト７の出力が、クロック入力端子がクロック入力端子４
０に接続されているＤ−ＦＦ８（Ｄ型のフリップフロッ
プ）のＤ−入力端子に接続され、Ｄ−ＦＦ８の出力がタ
イミングパルス出力端子５０に接続されている。 【００１０】以上のように構成された実施の形態のタイ
ミング可変装置について以下、図２を用いてその動作を
説明する。図２において、同図（ｃ）のＥＸ−ＯＲ５の
出力波形５ａの“Ｈｉ”期間が一定の範囲に限定され、
この範囲内で、タイミングパルス出力のタイミング可変
が可能となる。図２（ｂ）で示すようにシリアルデータ
が（Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝（１、１、０、
０、０）で入力されている場合の動作を示している。図
１の実施の形態ではバイナリーカウンタ１０の出力が図
２（ａ）のＰ1 で示すように（Ｑ１、Ｑ２、Ｑ３、Ｑ
４、Ｑ５、Ｑ６）＝（０、０、１、１、０、１）になっ
た直後に図２（ｃ）のようにＥＸ−ＯＲゲート群１〜６
の出力１ａ〜６ａがすべて“Ｈｉ”となり、同図（ｄ）
のように一致ゲート７の出力７ａが“Ｌｏ”から“Ｈ
ｉ”に移行され、バイナリーカウンタ１０に入力されて
いるクロック信号（同図（ｆ））と同一のクロック信号
がクロック入力端子に印加されているＤ−ＦＦ８のＤ入
力端子に一致ゲート７の出力が、入力されているので、
次のクロック入力のタイミングで、図２（ｅ）のように
Ｄ−ＦＦ８の出力端子８Ｑにはタイミングパルスがクロ
ック信号の１周期間出力される。 【００１１】以上のように、この実施の形態によれば、
バイナリーカウンタ１０のカウント値と、シリアルデー
タ入力部３０に入力されたシリアルデータが同一ビット
数ではなく、シリアルデータのビット数の方が１ビット
少ない。この１ビット分をバイナリーカウンタ１０のＱ
５出力とＱ６出力の比較に用いて、一致検出部２０が一
致検出できる範囲を限定している。 【００１２】このようにこの実施の形態では、カウンタ
１０のＱn 出力の反転（あるいは正転）をＱn-1 以下の
出力とともに一致検出部を構成するＥＸ−ＯＲの入力端
子に接続し、タイミングパルス出力の出力可能なタイミ
ング範囲を制限すると同時に、シリアルデータのビット
数を削減するという改良が加えられたものである。一般
にシリアル可変したタイミングパルスは、可変範囲を広
くすることにより、可変精度の方を要求されることの方
が多い。この発明では、シリアルデータを１ビット削減
しても、この可変精度は劣化していない。 【００１３】なお、一致検出部２０のＥＸ−ＯＲがＥＸ
−ＮＯＲである場合は、バイナリーカウンタ１０のＱ５
出力が入力されているゲート５の他方の入力端子には、
インバータ９を介してＱ６出力を入力し、このときシリ
アルデータ入力部３０のＤ１〜Ｄ５の値を逆にしたもの
でもよい。 【００１４】 【発明の効果】請求項１記載のシリアルデータによるタ
イミング可変装置によれば、バイナリーカウンタの出力
同志を比較する個別一致検出部を有する一致検出部にす
ることにより、タイミングパルスのシリアル可変範囲に
限定したシリアルデータによりシリアル可変ができ、従
来よりビット数の少ないシリアルデータを用いてタイミ
ングパルス出力を得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態におけるシリアルデー
タによるタイミング可変装置の回路構成図である。 【図２】図１の動作を説明するタイムチャートである。 【図３】従来のシリアルデータによるタイミング可変装
置の回路構成図である。 【図４】図３の動作を説明するタイムチャートである。 【符号の説明】 １〜６ ＥＸ−ＯＲゲート群 ７ 一致ゲート ８ Ｄ−ＦＦ ９ インバータ １０ バイナリーカウンタ ２０ 一致検出部 ３０ シリアルデータ入力部 ４０ クロック入力端子 ５０ タイミングパルス出力端子
タによるタイミング可変装置の回路構成図である。 【図２】図１の動作を説明するタイムチャートである。 【図３】従来のシリアルデータによるタイミング可変装
置の回路構成図である。 【図４】図３の動作を説明するタイムチャートである。 【符号の説明】 １〜６ ＥＸ−ＯＲゲート群 ７ 一致ゲート ８ Ｄ−ＦＦ ９ インバータ １０ バイナリーカウンタ ２０ 一致検出部 ３０ シリアルデータ入力部 ４０ クロック入力端子 ５０ タイミングパルス出力端子
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 クロック入力信号をカウントするバイナ
リーカウンタと、このバイナリーカウンタのビット出力
の数よりも少ないビット数のシリアルデータが入力され
るシリアルデータ入力部と、前記バイナリーカウンタの
各前記ビット出力を一方の入力端子に入力し前記シリア
ルデータを他方の入力端子の一部に入力する複数の個別
一致検出部を有しこれらの個別一致検出部の出力を入力
する全体一致検出部を有する一致検出部と、この一致検
出部の出力を前記クロック入力信号のタイミングに同期
させるタイミング整形部とを備え、前記個別一致検出部
の他方の入力端子の残部には、前記バイナリーカウンタ
のビット出力の正転出力または反転出力を入力したこと
を特徴とするシリアルデータによるタイミング可変装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23714698A JP3513399B2 (ja) | 1998-08-24 | 1998-08-24 | シリアルデータによるタイミング可変装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23714698A JP3513399B2 (ja) | 1998-08-24 | 1998-08-24 | シリアルデータによるタイミング可変装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068989A JP2000068989A (ja) | 2000-03-03 |
| JP3513399B2 true JP3513399B2 (ja) | 2004-03-31 |
Family
ID=17011098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23714698A Expired - Fee Related JP3513399B2 (ja) | 1998-08-24 | 1998-08-24 | シリアルデータによるタイミング可変装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3513399B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4515159B2 (ja) * | 2004-06-11 | 2010-07-28 | パナソニック株式会社 | タイミング可変装置 |
-
1998
- 1998-08-24 JP JP23714698A patent/JP3513399B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000068989A (ja) | 2000-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040106 |
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