JPS62248312A - 直列並列変換回路 - Google Patents
直列並列変換回路Info
- Publication number
- JPS62248312A JPS62248312A JP61092628A JP9262886A JPS62248312A JP S62248312 A JPS62248312 A JP S62248312A JP 61092628 A JP61092628 A JP 61092628A JP 9262886 A JP9262886 A JP 9262886A JP S62248312 A JPS62248312 A JP S62248312A
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- JP
- Japan
- Prior art keywords
- clock signal
- group
- input terminal
- output
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 101100190462 Caenorhabditis elegans pid-1 gene Proteins 0.000 description 1
- 101150054854 POU1F1 gene Proteins 0.000 description 1
- 235000009508 confectionery Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は直列並列変換回路に関する。
従来、この種の直列並列変換回路はＤ型フリップフロッ
プ（以下ＦＦという）を多段直列に接続したシフトレジ
スタと、各段のシフトレジスタの出力に並列に出力のた
めのＦＦを有する構成となっていた。
プ（以下ＦＦという）を多段直列に接続したシフトレジ
スタと、各段のシフトレジスタの出力に並列に出力のた
めのＦＦを有する構成となっていた。
第４図は従来の直列並列変換回路の一例を示し４ビツト
の場合のブロック図である。
の場合のブロック図である。
ＦＦ３２，３３．３４及び３５は直列伝送用クロック信
号入力端子３６にクロック信号が入力されると、データ
入力端子３１からの直列データ入力はＦＦ３２〜３５を
直列に伝達する。並列出力用クロック信号入力端子４１
にクロック信号が入力されると、ＦＦ３２〜３５のデー
タはＦＦ３７．３８．３９及び４０に転送、保持され、
並列出力端子４２．４３．４４及び４５に出力される。
号入力端子３６にクロック信号が入力されると、データ
入力端子３１からの直列データ入力はＦＦ３２〜３５を
直列に伝達する。並列出力用クロック信号入力端子４１
にクロック信号が入力されると、ＦＦ３２〜３５のデー
タはＦＦ３７．３８．３９及び４０に転送、保持され、
並列出力端子４２．４３．４４及び４５に出力される。
第５図は第４図の各ＦＦの詳細回路の一例を示す回路図
である。
である。
いま、クロック信号入力端子ＣＫに入力されるクロック
信号がロー（以下りとする）であると、ゲート回路５２
．５７が導通、ゲート回路５４゜５９は非導通となり、
端子りからの入力データがインバータ回路５３．５８に
伝送され、出力端子Ｑは前のデータがインバータ回路５
５．５６及びゲート回路５７の帰還回路により記憶され
ており、入力データの影響を受けず変化しない。
信号がロー（以下りとする）であると、ゲート回路５２
．５７が導通、ゲート回路５４゜５９は非導通となり、
端子りからの入力データがインバータ回路５３．５８に
伝送され、出力端子Ｑは前のデータがインバータ回路５
５．５６及びゲート回路５７の帰還回路により記憶され
ており、入力データの影響を受けず変化しない。
次に、タロツク信号入力端子ＣＫに入力されるクロック
信号がハイ（以下Ｈとする）になると、ゲート回路５２
．５７は非導通、ゲート回路５９．５４は導通してイン
バータ回路５３．５８及びゲート回路５９の帰還回路に
より、前のデータを保持しながら入力データはインバー
タ回路５５を通して出力端子Ｑに伝えられる。つまり入
力データはクロック信号の立上りで転送される。
信号がハイ（以下Ｈとする）になると、ゲート回路５２
．５７は非導通、ゲート回路５９．５４は導通してイン
バータ回路５３．５８及びゲート回路５９の帰還回路に
より、前のデータを保持しながら入力データはインバー
タ回路５５を通して出力端子Ｑに伝えられる。つまり入
力データはクロック信号の立上りで転送される。
第６図は第４図の各ＦＦの端子Ｑからの出力信号と直列
転送用クロック信号と並列出力用クロック信号との関係
を示すタイミング図である。
転送用クロック信号と並列出力用クロック信号との関係
を示すタイミング図である。
上述した従来の直列並列変換回路は、データを直列に伝
達するためのＦＦと並列出力のためのＦＦを有している
ため、集積回路構成上素子数が多い為占有面積が大きく
又、消費電力が大きいという欠点がある。
達するためのＦＦと並列出力のためのＦＦを有している
ため、集積回路構成上素子数が多い為占有面積が大きく
又、消費電力が大きいという欠点がある。
本発明の直列並列変換回路は、第１群の２ｎ個（ｎは１
以上の整数）のＬＡの多段接続によって構成されている
シフトレジスタと、第２群のｎ個の前記ＬＡとなからな
り、前記第１群の２ｎ個のＬＡは、データ入力端子から
奇数段目の前記ＬＡのクロック入力端子には第１のクロ
ック信号を、偶数段目の前記ＬＡのクロック信号入力端
子には第１のクロック信号の逆相である第２のクロック
信号を入力し、前記第２群のｎ個の前記ＬＡは、該ＬＡ
の各クロック信号入力端子に第３のクロック信号を共通
に同時に入力すると、前記第１群の偶数段目の前記ＬＡ
の各々の出力端子からの出力を１対１対応で各入力端子
に受信し、前記第２群のｎ個の前記ＬＡの各出力端子か
らは同時にデータを出力することができる。
以上の整数）のＬＡの多段接続によって構成されている
シフトレジスタと、第２群のｎ個の前記ＬＡとなからな
り、前記第１群の２ｎ個のＬＡは、データ入力端子から
奇数段目の前記ＬＡのクロック入力端子には第１のクロ
ック信号を、偶数段目の前記ＬＡのクロック信号入力端
子には第１のクロック信号の逆相である第２のクロック
信号を入力し、前記第２群のｎ個の前記ＬＡは、該ＬＡ
の各クロック信号入力端子に第３のクロック信号を共通
に同時に入力すると、前記第１群の偶数段目の前記ＬＡ
の各々の出力端子からの出力を１対１対応で各入力端子
に受信し、前記第２群のｎ個の前記ＬＡの各出力端子か
らは同時にデータを出力することができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示し、４ビツトのデータを
入出力する場合のブロック図、第２図は第１図のＬＡの
詳細回路の一例を示す回路図、第３図は第１図の各ＬＡ
の出力信号と第１及び第３のクロック信号との関係を示
すタイミング図である。
入出力する場合のブロック図、第２図は第１図のＬＡの
詳細回路の一例を示す回路図、第３図は第１図の各ＬＡ
の出力信号と第１及び第３のクロック信号との関係を示
すタイミング図である。
この実施例は、第１群１０１の８個のＬＡ（２，３，・
・・９）で構成されたシフトレジスタと第２群１０２の
４個のＬＡ１３．１４，１５．１６とからなっている。
・・９）で構成されたシフトレジスタと第２群１０２の
４個のＬＡ１３．１４，１５．１６とからなっている。
第１群１０１のＬＡ２の入力端子りにはデータ入力端子
１が接続され、第１群１０１のＬＡ３の入力端子りはＬ
Ａ２の出力端子Ｑと接続し、以下同様にして第１群１０
１の最終段のＬＡ９の入力端子りにはＬＡ８の出力端Ｑ
と接続され、直列伝送用クロック信号入力端は１０に入
りインバータ回路１１．１２を経由した第１のクロック
信号（以下ＣＫＩとする）は、第１群１０１のデータ入
力端子１から奇数段目のＬＡ２，４，６．８の各クロッ
ク信号入力端子Ｃに入力され、ＣＫ１の逆相である第２
のクロック信号（以下ＣＫ２とする）は、第１群１０１
のデータ入力端子１から偶数段目のＬＡ３，５．７．９
の各入力端子Ｃに入力され、第２群１０２のＬＡ１３，
１４．１５及び１９の各入力端子りは、第１群１０１の
偶数段目のＬＡ３．５．７及び９の各出力端子Ｑと１対
１対応で接続され、各出力端子Ｑはそれぞれ並列出力端
子１８．１９．２０及び２１に接続され、各クロック信
号入力端子Ｃには並列出力用クロック信号入力端子１７
から入力される第３のクロック信号（以下ＣＫ、とする
）が共通に同時に入力される構成になっている。
１が接続され、第１群１０１のＬＡ３の入力端子りはＬ
Ａ２の出力端子Ｑと接続し、以下同様にして第１群１０
１の最終段のＬＡ９の入力端子りにはＬＡ８の出力端Ｑ
と接続され、直列伝送用クロック信号入力端は１０に入
りインバータ回路１１．１２を経由した第１のクロック
信号（以下ＣＫＩとする）は、第１群１０１のデータ入
力端子１から奇数段目のＬＡ２，４，６．８の各クロッ
ク信号入力端子Ｃに入力され、ＣＫ１の逆相である第２
のクロック信号（以下ＣＫ２とする）は、第１群１０１
のデータ入力端子１から偶数段目のＬＡ３，５．７．９
の各入力端子Ｃに入力され、第２群１０２のＬＡ１３，
１４．１５及び１９の各入力端子りは、第１群１０１の
偶数段目のＬＡ３．５．７及び９の各出力端子Ｑと１対
１対応で接続され、各出力端子Ｑはそれぞれ並列出力端
子１８．１９．２０及び２１に接続され、各クロック信
号入力端子Ｃには並列出力用クロック信号入力端子１７
から入力される第３のクロック信号（以下ＣＫ、とする
）が共通に同時に入力される構成になっている。
次に、第１図に示す実施例の動作について第３図を参照
して説明する。
して説明する。
直列データ入力端子１から入力された例えば直列データ
入力信号（０１０１）の最初のビット°“０”は、直列
伝送用クロック信号入力端子１０より入力される第１回
目のＣＫ、の立下り時に第１群１０１のＬＡ２に転送さ
れ、第１回目のＣＫｌの立上り時（第１回目のＣＫ２の
立下り時）にＬ Ａ ３へ転送され、以下同様にして第
４回目のＣＫ、の立下り時にＬＡ８に転送され、第４回
目のＣＫｌの立上り時（第４回目のＣＫ２の立下り時）
にＬＡ９に転送される。また、最後のピッド１”は第４
回目のＣＫｌの立下り時にＬＡ２に転送され、第４回目
のＣＫ、の立上り時（第４回目のＣＫ２の立下り時）に
ＬＡ３に転送され、直列データ入力信号（０１０１）の
４ビツトはすべて転送が終る。
入力信号（０１０１）の最初のビット°“０”は、直列
伝送用クロック信号入力端子１０より入力される第１回
目のＣＫ、の立下り時に第１群１０１のＬＡ２に転送さ
れ、第１回目のＣＫｌの立上り時（第１回目のＣＫ２の
立下り時）にＬ Ａ ３へ転送され、以下同様にして第
４回目のＣＫ、の立下り時にＬＡ８に転送され、第４回
目のＣＫｌの立上り時（第４回目のＣＫ２の立下り時）
にＬＡ９に転送される。また、最後のピッド１”は第４
回目のＣＫｌの立下り時にＬＡ２に転送され、第４回目
のＣＫ、の立上り時（第４回目のＣＫ２の立下り時）に
ＬＡ３に転送され、直列データ入力信号（０１０１）の
４ビツトはすべて転送が終る。
その後の並列出力用クロック信号入力端子１７に入力さ
れるＣＫ、の立下り時に第１群１０１のＬＡ９に保持さ
れているビット“′０゛°は第２群１０２のＬＡ１６へ
、以下同様にして第１群１０１のＬＡ３に保持されてい
るピッド１″は第２群のＬＡ １３へ同時に転送される
。従って１．第２群のＬＡ１６．１５．１４及び１３の
各Ｑ端子がらの出力によって並列にデ・−タ“’０１０
１°゛を取出すことができる。
れるＣＫ、の立下り時に第１群１０１のＬＡ９に保持さ
れているビット“′０゛°は第２群１０２のＬＡ１６へ
、以下同様にして第１群１０１のＬＡ３に保持されてい
るピッド１″は第２群のＬＡ １３へ同時に転送される
。従って１．第２群のＬＡ１６．１５．１４及び１３の
各Ｑ端子がらの出力によって並列にデ・−タ“’０１０
１°゛を取出すことができる。
第２図は第１図のＤ型ラッチ回路の詳細回路の一例を示
す回路図である。
す回路図である。
Ｐ−ＦＥＴ、Ｎ−ＦＥＴ各１個の組合わせによって作ら
れたゲート回路２２及び２５と、インバータ回路２３．
２４及び２６とで構成されている。
れたゲート回路２２及び２５と、インバータ回路２３．
２４及び２６とで構成されている。
データ入力端子りからデータが入力されると、クロック
信号入力端子Ｃがらのクロック信号の論理値りの時、ゲ
ート回路２２は導通となり、データは出力端子Ｑへ位相
の反転したデータは出力端子Ｑに出力される。クロック
信号が論理値Ｈになるとゲート回路２２は非導値、ゲー
ト回路２５は導通状態となって先のデータは、次のクロ
ック信号のＬが入るまで保持されたままになる。
信号入力端子Ｃがらのクロック信号の論理値りの時、ゲ
ート回路２２は導通となり、データは出力端子Ｑへ位相
の反転したデータは出力端子Ｑに出力される。クロック
信号が論理値Ｈになるとゲート回路２２は非導値、ゲー
ト回路２５は導通状態となって先のデータは、次のクロ
ック信号のＬが入るまで保持されたままになる。
以上説明したように本発明は、Ｄ型ラッチ回路を多段接
続したシフトレジスタの出力をラッチする回路にＤ型ラ
ッチ回路と、シフトレジスタ用クロック信号に互いに逆
位相の二つのクロック信号を使用することにより素子数
を減らすことができるので、集積回路構成上占有面積を
小さくてき又消費電力を少くする効果がある。
続したシフトレジスタの出力をラッチする回路にＤ型ラ
ッチ回路と、シフトレジスタ用クロック信号に互いに逆
位相の二つのクロック信号を使用することにより素子数
を減らすことができるので、集積回路構成上占有面積を
小さくてき又消費電力を少くする効果がある。
第１図は本発明の一実施例を示し、４ビツトのデータを
入出力する場合のブロック図、第２図は第１図のＤ型ラ
ッチ回路の詳細回路の一例を示す回路図、第３図は第１
図の各り型ラッチ回路の出力信号と第１及び第３のクロ
ック信号との関係を示すタイミング図、第４図は従来の
直列並列変換回路の一例を示すブロック図、第５図は第
４図のＤ型フリップフロップ回路の詳細回路の一例を示
す回路図、第６図は第４図の各り型フリップフロップ回
路の出力信号と直列転送用クロック信号及び並列出力用
クロック信号との関係を示すタイミング図である。 １・・・データ入力端子、２〜９．１３〜１６・・・Ｄ
型ラッチ回路（ＬＡ）、１０・・・直列伝送用クロック
信号入力端子、１１，１２．２３．２４．２６・・・イ
ンバータ回路、１７・・・並列出力用クロック信号入力
端子、１８〜２１・・・並列出力端子、２２゜２５・・
・ゲート回路、１０１・・・第１群、１０２・・・第２
群、ＣＫ１・・・第１のクロック信号、ＣＫ２・・・第
２のクロック信号、ＣＫ３・・・第３のクロック信茅ｌ
甜 卒′Ｊ面 茅４日 寮夕面
入出力する場合のブロック図、第２図は第１図のＤ型ラ
ッチ回路の詳細回路の一例を示す回路図、第３図は第１
図の各り型ラッチ回路の出力信号と第１及び第３のクロ
ック信号との関係を示すタイミング図、第４図は従来の
直列並列変換回路の一例を示すブロック図、第５図は第
４図のＤ型フリップフロップ回路の詳細回路の一例を示
す回路図、第６図は第４図の各り型フリップフロップ回
路の出力信号と直列転送用クロック信号及び並列出力用
クロック信号との関係を示すタイミング図である。 １・・・データ入力端子、２〜９．１３〜１６・・・Ｄ
型ラッチ回路（ＬＡ）、１０・・・直列伝送用クロック
信号入力端子、１１，１２．２３．２４．２６・・・イ
ンバータ回路、１７・・・並列出力用クロック信号入力
端子、１８〜２１・・・並列出力端子、２２゜２５・・
・ゲート回路、１０１・・・第１群、１０２・・・第２
群、ＣＫ１・・・第１のクロック信号、ＣＫ２・・・第
２のクロック信号、ＣＫ３・・・第３のクロック信茅ｌ
甜 卒′Ｊ面 茅４日 寮夕面
Claims (1)
- 第１群の２ｎ個（ｎは１以上の整数）のＤ型ラッチ回路
（以下ＬＡという）の多段接続によって構成されている
シフトレジスタと、第２群のｎ個の前記ＬＡとなからな
り、前記第１群の２ｎ個のＬＡは、データ入力端子から
奇数段目の前記ＬＡのクロック入力端子には第１のクロ
ック信号を、偶数段目の前記ＬＡのクロック信号入力端
子には第１のクロック信号の逆相である第２のクロック
信号を入力し、前記第２群のｎ個の前記ＬＡは、該ＬＡ
の各クロック信号入力端子に第３のクロック信号を共通
に同時に入力すると、前記第１群の偶数段目の前記ＬＡ
の各々の出力端子からの出力を１対１対応で各入力端子
に受信し、前記第２群のｎ個の前記ＬＡの各出力端子か
らは同時にデータを出力することができることを特徴と
する直列並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092628A JPS62248312A (ja) | 1986-04-21 | 1986-04-21 | 直列並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092628A JPS62248312A (ja) | 1986-04-21 | 1986-04-21 | 直列並列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62248312A true JPS62248312A (ja) | 1987-10-29 |
Family
ID=14059708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61092628A Pending JPS62248312A (ja) | 1986-04-21 | 1986-04-21 | 直列並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62248312A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234516A (ja) * | 1989-03-08 | 1990-09-17 | Nec Corp | シリアル／パラレル変換回路 |
| JP2006216197A (ja) * | 2005-02-07 | 2006-08-17 | Nec Corp | シリアルモード設定回路 |
| JP2007184068A (ja) * | 2005-12-07 | 2007-07-19 | Sony Corp | 半導体装置およびデータ記憶装置 |
| CN100437830C (zh) * | 2005-09-13 | 2008-11-26 | 友达光电股份有限公司 | 移位寄存电路 |
-
1986
- 1986-04-21 JP JP61092628A patent/JPS62248312A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234516A (ja) * | 1989-03-08 | 1990-09-17 | Nec Corp | シリアル／パラレル変換回路 |
| JP2006216197A (ja) * | 2005-02-07 | 2006-08-17 | Nec Corp | シリアルモード設定回路 |
| CN100437830C (zh) * | 2005-09-13 | 2008-11-26 | 友达光电股份有限公司 | 移位寄存电路 |
| JP2007184068A (ja) * | 2005-12-07 | 2007-07-19 | Sony Corp | 半導体装置およびデータ記憶装置 |
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