JPH084139B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH084139B2 JPH084139B2 JP61138842A JP13884286A JPH084139B2 JP H084139 B2 JPH084139 B2 JP H084139B2 JP 61138842 A JP61138842 A JP 61138842A JP 13884286 A JP13884286 A JP 13884286A JP H084139 B2 JPH084139 B2 JP H084139B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、高電流駆動能力及び超高速機能を有す半導
体装置に関する。
体装置に関する。
（従来の技術） 従来、高速半導体素子として化合物半導体を用いた電
界効果型トランジスタ（以下MESFETと略す。）及びヘテ
ロ接合界面の高速キャリアを用いたトランジスタ（以下
2DEGFETと略す。）が注目され盛んに研究開発が進めら
れてきた。
界効果型トランジスタ（以下MESFETと略す。）及びヘテ
ロ接合界面の高速キャリアを用いたトランジスタ（以下
2DEGFETと略す。）が注目され盛んに研究開発が進めら
れてきた。
しかしながら、例えばGaAsMESFETの場合、通常２×10
17cm-3程度に不純物ドープされたチャネル層を用いる
為、短チャネル長化に伴うしきい値電圧VTの大きなシフ
トが起こりVTの制御性が低下するばかりでなく、相互コ
ンダクタンスgmの伸びも、低いキャリア密度の為あまり
期待できない。一方、例えばアイトリプルイー・トラン
ザクション・オン・エレクトロン・デバイス（IEEE Tra
nsactions on Electron Devices）31巻、８号（1984）1
032頁の文献では、５×1018cm-3にドープしたチャネル
層を用い、VTの制御性を上げ、高いgmを実現している。
しかしながら、ゲート電極直下に高ドープ層が存在する
為、本来ゲートの逆耐圧及びドレイン耐圧の点で問題が
残るばかりでなく、不純物密度５×1018cm-3以上のキャ
リアを発生されることは不可能であった。従って、高電
流駆動能力の点で依然問題が残されていた。
17cm-3程度に不純物ドープされたチャネル層を用いる
為、短チャネル長化に伴うしきい値電圧VTの大きなシフ
トが起こりVTの制御性が低下するばかりでなく、相互コ
ンダクタンスgmの伸びも、低いキャリア密度の為あまり
期待できない。一方、例えばアイトリプルイー・トラン
ザクション・オン・エレクトロン・デバイス（IEEE Tra
nsactions on Electron Devices）31巻、８号（1984）1
032頁の文献では、５×1018cm-3にドープしたチャネル
層を用い、VTの制御性を上げ、高いgmを実現している。
しかしながら、ゲート電極直下に高ドープ層が存在する
為、本来ゲートの逆耐圧及びドレイン耐圧の点で問題が
残るばかりでなく、不純物密度５×1018cm-3以上のキャ
リアを発生されることは不可能であった。従って、高電
流駆動能力の点で依然問題が残されていた。
一方、例えばAlGaAs/GaAsを用いた2DEGFETは、文献ア
イトリプルイー・トランザクション・オン・エレクトロ
ン・デバイス（IEEE Transactions on Electron Device
s）31巻、１号（1984）29頁にも述べられているよう
に、最大のgmとしては大きな値が得られるものの、チャ
ネル層の最大キャリア密度としては約１×1012cm-2程度
と低い為、やはり高電流駆動能力の点で問題であった。
イトリプルイー・トランザクション・オン・エレクトロ
ン・デバイス（IEEE Transactions on Electron Device
s）31巻、１号（1984）29頁にも述べられているよう
に、最大のgmとしては大きな値が得られるものの、チャ
ネル層の最大キャリア密度としては約１×1012cm-2程度
と低い為、やはり高電流駆動能力の点で問題であった。
（発明が解決しようとする問題点） 本発明の目的は、前記MESFET及び2DEGFETの利点を合
わせ持ち、しかも従来技術の問題点を解決した高耐圧、
高電流駆動能力を有す高速な半導体装置を提供すること
にある。
わせ持ち、しかも従来技術の問題点を解決した高耐圧、
高電流駆動能力を有す高速な半導体装置を提供すること
にある。
（問題点を解決するための手段） 本発明によれば、ｎ型の第１の半導体層上に、該第１
の半導体より小さい電子親和力を有する第２の半導体層
と、該第２の半導体より大きい電子親和力を有する低不
純物密度の第３の半導体層と、該第３の半導体より小さ
い電子親和力を有する低不純物密度の第４の半導体層あ
るいは絶縁物が順次設けられ、更に該第４の半導体層あ
るいは絶縁物上に制御電極を設け、該制御電極を挟ん
で、該第１の半導体層及び該第３の半導体層と電気的に
接続した少くとも２つのオーミック性領域を設けたこと
を特徴とする半導体装置が得られる。
の半導体より小さい電子親和力を有する第２の半導体層
と、該第２の半導体より大きい電子親和力を有する低不
純物密度の第３の半導体層と、該第３の半導体より小さ
い電子親和力を有する低不純物密度の第４の半導体層あ
るいは絶縁物が順次設けられ、更に該第４の半導体層あ
るいは絶縁物上に制御電極を設け、該制御電極を挟ん
で、該第１の半導体層及び該第３の半導体層と電気的に
接続した少くとも２つのオーミック性領域を設けたこと
を特徴とする半導体装置が得られる。
更に本発明によれば、ｐ型の第１の半導体層上に、該
第１の半導体より大きい電子親和力とエネルギーギャッ
プの和を有する第２の半導体層と、該第２の半導体より
大きい電子親和力とエネルギーギャップの和を有する低
不純物密度の第３の半導体層と、該第３の半導体より大
きい電子親和力とエネルギーギャップの和を有する低不
純物密度の第４の半導体層あるいは絶縁物が順次設けら
れ、更に該第４の半導体層あるいは絶縁物上に制御電極
を設け、該制御電極を挟んで、該第１の半導体層及び該
第３の半導体層と電気的に接続した少くとも２つのオー
ミック性領域を設けたことを特徴とする半導体装置が得
られる。
第１の半導体より大きい電子親和力とエネルギーギャッ
プの和を有する第２の半導体層と、該第２の半導体より
大きい電子親和力とエネルギーギャップの和を有する低
不純物密度の第３の半導体層と、該第３の半導体より大
きい電子親和力とエネルギーギャップの和を有する低不
純物密度の第４の半導体層あるいは絶縁物が順次設けら
れ、更に該第４の半導体層あるいは絶縁物上に制御電極
を設け、該制御電極を挟んで、該第１の半導体層及び該
第３の半導体層と電気的に接続した少くとも２つのオー
ミック性領域を設けたことを特徴とする半導体装置が得
られる。
（作用） 以下、図面を参照し本発明の原理と特有の作用効果を
明らかにする。
明らかにする。
第１図（ａ）は本願第一の発明の半導体装置の基本的
構造の一例を示す模式的構造断面図である。第１図
（ａ）において、11は高抵抗基板であり、12は、例えば
高純度の半導体バッファ層、13はｎ型の第１の半導体
層、14はこの第１の半導体の電子親和力よりも小さな電
子親和力を有した第２の半導体層、15はこの第２の半導
体より大きな電子親和力を有し、かつ高純度の第３の半
導体層、16はこの第３の半導体より小さな電子親和力を
有し、かつ例えば低不純物密度の第４の半導体層、17及
び18はオーミック性領域、19は制御電極である。但し、
バッファ層12は結晶の高品質化のために設けられたもの
で、本発明の本質ではない。
構造の一例を示す模式的構造断面図である。第１図
（ａ）において、11は高抵抗基板であり、12は、例えば
高純度の半導体バッファ層、13はｎ型の第１の半導体
層、14はこの第１の半導体の電子親和力よりも小さな電
子親和力を有した第２の半導体層、15はこの第２の半導
体より大きな電子親和力を有し、かつ高純度の第３の半
導体層、16はこの第３の半導体より小さな電子親和力を
有し、かつ例えば低不純物密度の第４の半導体層、17及
び18はオーミック性領域、19は制御電極である。但し、
バッファ層12は結晶の高品質化のために設けられたもの
で、本発明の本質ではない。
第１図（ｂ）は、第１図（ａ）に示した本発明にかか
る半導体装置において、熱平衡状態下における制御電極
19直下でのエネルギーバンド図の一例である。第１図
（ｂ）において、ECは伝導帯下端のエネルギー準位、EF
はフェルミ準位を示している。
る半導体装置において、熱平衡状態下における制御電極
19直下でのエネルギーバンド図の一例である。第１図
（ｂ）において、ECは伝導帯下端のエネルギー準位、EF
はフェルミ準位を示している。
また、第２図は、第１図（ａ）に示した本発明にかか
る半導体装置において、制御電極19にフラットバンド電
位VFBより大きな電圧（VG＞VFB）を印加した場合の制御
電極19直下でのエネルギーバンド図の一例である。第２
図おいて、21は高密度電子蓄積層である。
る半導体装置において、制御電極19にフラットバンド電
位VFBより大きな電圧（VG＞VFB）を印加した場合の制御
電極19直下でのエネルギーバンド図の一例である。第２
図おいて、21は高密度電子蓄積層である。
本発明の基本的特徴は、第１に制御電極19直下に例え
ば高純度の第４の半導体層16を設けることにより、従来
技術における制御電極19直下に直接高ドープ層を用いる
場合に比べ、制御電極19直下に加わる電界を低く抑え、
高耐化を計り、第２に、第２図に示したようにVG＞VFB
の状態にして高密度な電子の蓄積層21を低不純物密度の
第３の半導体層15中に形成して、本来ドープした第１の
半導体層13の不純物密度NDより高い密度の電子Neをチャ
ネル内に発生させ、高い電流を得るものである。尚、VG
＞VFBにおいては、高密度電子層21が低不純物密度の第
３の半導体層15中に形成され、しかも不純物ドープした
第１の半導体層13と空間的に離れており、更に、チャネ
ル内でNe＞NDとなる為イオン化不純物よるクーロン散乱
を遮蔽する効果を有しており、電子の移動度の向上、従
って相互コンダクタンス及び電流の増大が見込めるとい
う利点もある。また、第２の半導体層14により、素子動
作時における第３の半導体層15中に存在するキャリア電
子の基板側への侵入を抑制し、移動度の低下及びドレイ
ンコンダクタンスの増大を防ぐことができる。
ば高純度の第４の半導体層16を設けることにより、従来
技術における制御電極19直下に直接高ドープ層を用いる
場合に比べ、制御電極19直下に加わる電界を低く抑え、
高耐化を計り、第２に、第２図に示したようにVG＞VFB
の状態にして高密度な電子の蓄積層21を低不純物密度の
第３の半導体層15中に形成して、本来ドープした第１の
半導体層13の不純物密度NDより高い密度の電子Neをチャ
ネル内に発生させ、高い電流を得るものである。尚、VG
＞VFBにおいては、高密度電子層21が低不純物密度の第
３の半導体層15中に形成され、しかも不純物ドープした
第１の半導体層13と空間的に離れており、更に、チャネ
ル内でNe＞NDとなる為イオン化不純物よるクーロン散乱
を遮蔽する効果を有しており、電子の移動度の向上、従
って相互コンダクタンス及び電流の増大が見込めるとい
う利点もある。また、第２の半導体層14により、素子動
作時における第３の半導体層15中に存在するキャリア電
子の基板側への侵入を抑制し、移動度の低下及びドレイ
ンコンダクタンスの増大を防ぐことができる。
本素子の動作原理は、しきい値電圧VTから電子蓄積層
21が形成されるまでの制御電圧VGに対してはMESFETと同
様で、制御電極19下の空乏層幅をVGによって変化させる
ことによりFET動作させる。また、電子蓄積層21が形成
されてからの電圧VGに対しては基本的に制御電極19上に
誘起された電荷に比例する形で第３半導体層15と第４の
半導体層16のヘテロ接合界面に電子を発生させFET動作
させる。この時の発生電子の密度Qsはガウスの法則に従
い次式で与えられる。
21が形成されるまでの制御電圧VGに対してはMESFETと同
様で、制御電極19下の空乏層幅をVGによって変化させる
ことによりFET動作させる。また、電子蓄積層21が形成
されてからの電圧VGに対しては基本的に制御電極19上に
誘起された電荷に比例する形で第３半導体層15と第４の
半導体層16のヘテロ接合界面に電子を発生させFET動作
させる。この時の発生電子の密度Qsはガウスの法則に従
い次式で与えられる。
Qs＝εE/q （１） ここでεは第４の半導体層16の誘電率、ｑは電子の電荷
量、Ｅは表面電界である。但し、簡単の為、第４の半導
体層16の不純物密度は零とする。今、第４の半導体層16
をAl0.3Ga0.7Asとして、ε＝12ε０（ε０は真空誘電
率）とし、膜厚200ÅとしてQsを見積る。フラットバン
ド電圧VFBより更に正に1Vの電圧を印加した場合、Ｅ＝
0.5MV/cm、Qs＝3.3×1012cm-2と大きなQsを得ることが
できる。この値は、例えば第１の半導体層13の不純物密
度を３×1018cm-3、膜厚100Åとした時の最大電子密度
３×1012cm-2とほぼ同等であり、総電子密度としては約
２倍の６×1012cm-2が実現可能なことが理解される。従
って素子の流しうる最大の電流はこの総電子密度に比例
して大きくなることから、本素子が高い電流駆動能力を
有することが分かる。尚、第２の半導体層14に、ｎ型高
ドープ層を用い、第１及び第３の半導体層13及び15との
両ヘテロ界面に電子を発生し、更にチャネル内のキャリ
ア密度の増大を計ることも可能である。
量、Ｅは表面電界である。但し、簡単の為、第４の半導
体層16の不純物密度は零とする。今、第４の半導体層16
をAl0.3Ga0.7Asとして、ε＝12ε０（ε０は真空誘電
率）とし、膜厚200ÅとしてQsを見積る。フラットバン
ド電圧VFBより更に正に1Vの電圧を印加した場合、Ｅ＝
0.5MV/cm、Qs＝3.3×1012cm-2と大きなQsを得ることが
できる。この値は、例えば第１の半導体層13の不純物密
度を３×1018cm-3、膜厚100Åとした時の最大電子密度
３×1012cm-2とほぼ同等であり、総電子密度としては約
２倍の６×1012cm-2が実現可能なことが理解される。従
って素子の流しうる最大の電流はこの総電子密度に比例
して大きくなることから、本素子が高い電流駆動能力を
有することが分かる。尚、第２の半導体層14に、ｎ型高
ドープ層を用い、第１及び第３の半導体層13及び15との
両ヘテロ界面に電子を発生し、更にチャネル内のキャリ
ア密度の増大を計ることも可能である。
以上、本発明に従えば、高耐圧で高電力駆動能力を有
した高速な素子が実現できることが分かる。
した高速な素子が実現できることが分かる。
以上の第１の説明では、キャリアが電子となる場合に
つい述べたが、キャリアが正孔の場合についても本発明
の原理は同様に適用できる。
つい述べたが、キャリアが正孔の場合についても本発明
の原理は同様に適用できる。
第４図（ａ）は本願第２の発明による正孔チャネルを
有する場合の半導体装置の基本的構造の一例を示す模式
的断面図である。第４図（ａ）において、41は高抵抗基
板、42は例えば高純度の半導体バッファ層、43はｐ型の
第１の半導体層、44はこの第１の半導体層43より電子親
和力とエネルギーギャップの和が大きな第２の半導体
層、45はこの第２の半導体より小さな電子親和力とエネ
ルギーギャップの和を有し、かつ例えば高純度の第３の
半導体層、46はこの第３の半導体より大きな電子親和力
とエネルギーギャップの和を有し、かつ例えば低不純物
密度の第４の半導体層、47及び48はオーミック性領域、
49は制御電極である。
有する場合の半導体装置の基本的構造の一例を示す模式
的断面図である。第４図（ａ）において、41は高抵抗基
板、42は例えば高純度の半導体バッファ層、43はｐ型の
第１の半導体層、44はこの第１の半導体層43より電子親
和力とエネルギーギャップの和が大きな第２の半導体
層、45はこの第２の半導体より小さな電子親和力とエネ
ルギーギャップの和を有し、かつ例えば高純度の第３の
半導体層、46はこの第３の半導体より大きな電子親和力
とエネルギーギャップの和を有し、かつ例えば低不純物
密度の第４の半導体層、47及び48はオーミック性領域、
49は制御電極である。
第４図（ｂ）は、第４図（ａ）に示した本発明にかか
る半導体装置において、熱平衡状態下における制御電極
49直下でのエネルギーバンド図の一例である。ここで、
EVは価電子帯上端のエネルギー準位を示している。
る半導体装置において、熱平衡状態下における制御電極
49直下でのエネルギーバンド図の一例である。ここで、
EVは価電子帯上端のエネルギー準位を示している。
本発明による半導体装置が、第１の発明の説明で示し
たキャリアに電子を用いた場合と原則的に同様の原理、
作用及び効果を有していることは言うまでもない。
たキャリアに電子を用いた場合と原則的に同様の原理、
作用及び効果を有していることは言うまでもない。
（実施例１） 以下図示した実施例により本願第一の発明について具
体的に説明する。本実施例における半導体装置の模式的
構造断面図は第１図（ａ）と同様である。第１図（ａ）
において、11は半絶縁性のGaAs基板を、12に不純物密度
が１×1015cm-3程度以下で、膜厚5000ÅのGaAs層を、13
にドナー不純物密度が３×1018cm-3程度で膜厚100Åの
ｎ型のGaAs層を、14に不純物密度が１×1015cm-3程度以
下で膜厚50ÅのAl0.3Ga0.7As層を、15に不純物密度が１
×1015cm-3程度以下で膜厚100ÅのGaAs層を、16に不純
物密度が１×1015cm-3程度以下で膜厚200ÅのAl0.3Ga
0.7Asを、17及び18にAu/Ge/Niによるオーミック電極
を、19にAlをそれぞれ用いる。
体的に説明する。本実施例における半導体装置の模式的
構造断面図は第１図（ａ）と同様である。第１図（ａ）
において、11は半絶縁性のGaAs基板を、12に不純物密度
が１×1015cm-3程度以下で、膜厚5000ÅのGaAs層を、13
にドナー不純物密度が３×1018cm-3程度で膜厚100Åの
ｎ型のGaAs層を、14に不純物密度が１×1015cm-3程度以
下で膜厚50ÅのAl0.3Ga0.7As層を、15に不純物密度が１
×1015cm-3程度以下で膜厚100ÅのGaAs層を、16に不純
物密度が１×1015cm-3程度以下で膜厚200ÅのAl0.3Ga
0.7Asを、17及び18にAu/Ge/Niによるオーミック電極
を、19にAlをそれぞれ用いる。
本実施例では、制御電極19に＋1.4V程度まで電圧印加
が可能で最大の真性相互コンダクタンスとして約500mS/
nmを得た。また、最大の電流値も従来の1.5から２倍程
度を得た。尚、VTのシフト量も、チャネル長10μｍから
0.5μｍに低減しても約−0.2V以下と小さかった。更に
ゲート逆耐圧10V以上、ドレイン耐圧も20V程度と良好で
あった。従って、本発明によって、高耐圧、高電流駆動
能力有した高速な半導体装置を実現できることが分る。
尚、層16は、絶縁物例えばAl2O3でもよいが、界面準位
の低減を十分計る必要がある。
が可能で最大の真性相互コンダクタンスとして約500mS/
nmを得た。また、最大の電流値も従来の1.5から２倍程
度を得た。尚、VTのシフト量も、チャネル長10μｍから
0.5μｍに低減しても約−0.2V以下と小さかった。更に
ゲート逆耐圧10V以上、ドレイン耐圧も20V程度と良好で
あった。従って、本発明によって、高耐圧、高電流駆動
能力有した高速な半導体装置を実現できることが分る。
尚、層16は、絶縁物例えばAl2O3でもよいが、界面準位
の低減を十分計る必要がある。
（実施例２） 次に本願第一の発明の第２の実施例について具体的に
説明する。本実施例における半導体装置の模式的構造断
面図を第３図に示す。第３図において、11は半絶縁性の
GaAs基板を、12にアクセプタ不純物密度が１×1016cm-3
程度で膜厚5000Åのｐ型のGaAs層を、13にドナー不純物
密度が３×1018cm-3程度で膜厚200Å程度のｎ型のGaAs
層を、34にドナー不純物密度が２×1018cm-3程度で膜厚
100Åのｎ型のAl0.3Ga0.7As層を、15に不純物密度が１
×1015cm-3程度以下で膜厚100ÅのGaAs層を、16に不純
物密度が１×1015cm-3程度以下で膜厚100ÅのAl0.3Ga
0.7As層を、31にドナー不純物密度が２×1017cm-3程度
で膜厚100Å程度のｎ型のGaAs層を、32にアクセプタ不
純物密度が３×1019cm-3程度で膜厚200Å程度のGaAs層
を、17及び18にAu/Ge/Niによるオーミック電極を、19に
Ｗを用いる。また33は例えば５×1018cm-3程度のドナー
不純物密度を有したｎ型の領域でイオン注入あるいは気
相エピタキシャル法などによる選択エピタキシャル層で
あり、寄生抵抗の低減が主な狙いである。本実施例にお
ける基本原理は、実施例１と同様であるが、バッファ層
12を若干ｐ型にすることにより、短チォネル長化に伴う
VTシフトを更に小さくしている。また、半導体層32は、
ｐ−ｎ接合によって高いビルトイン電圧を作り出し、例
えばIC化を考えた場合の高論理振巾を生み出すノーマリ
オフ型FETなどの実現に有利である。また半導体層31は
オーミック性を良好に保つために設けたもので本発明の
本質ではない。尚、第２の半導体層34に高ドープし、主
として、第３の半導体層15とのヘテロ界面に２次元電子
を形成することにより、チャネル内の電子濃度の増大、
移動度の増大を計ることができた。
説明する。本実施例における半導体装置の模式的構造断
面図を第３図に示す。第３図において、11は半絶縁性の
GaAs基板を、12にアクセプタ不純物密度が１×1016cm-3
程度で膜厚5000Åのｐ型のGaAs層を、13にドナー不純物
密度が３×1018cm-3程度で膜厚200Å程度のｎ型のGaAs
層を、34にドナー不純物密度が２×1018cm-3程度で膜厚
100Åのｎ型のAl0.3Ga0.7As層を、15に不純物密度が１
×1015cm-3程度以下で膜厚100ÅのGaAs層を、16に不純
物密度が１×1015cm-3程度以下で膜厚100ÅのAl0.3Ga
0.7As層を、31にドナー不純物密度が２×1017cm-3程度
で膜厚100Å程度のｎ型のGaAs層を、32にアクセプタ不
純物密度が３×1019cm-3程度で膜厚200Å程度のGaAs層
を、17及び18にAu/Ge/Niによるオーミック電極を、19に
Ｗを用いる。また33は例えば５×1018cm-3程度のドナー
不純物密度を有したｎ型の領域でイオン注入あるいは気
相エピタキシャル法などによる選択エピタキシャル層で
あり、寄生抵抗の低減が主な狙いである。本実施例にお
ける基本原理は、実施例１と同様であるが、バッファ層
12を若干ｐ型にすることにより、短チォネル長化に伴う
VTシフトを更に小さくしている。また、半導体層32は、
ｐ−ｎ接合によって高いビルトイン電圧を作り出し、例
えばIC化を考えた場合の高論理振巾を生み出すノーマリ
オフ型FETなどの実現に有利である。また半導体層31は
オーミック性を良好に保つために設けたもので本発明の
本質ではない。尚、第２の半導体層34に高ドープし、主
として、第３の半導体層15とのヘテロ界面に２次元電子
を形成することにより、チャネル内の電子濃度の増大、
移動度の増大を計ることができた。
また、本実施例においても、実施例１と同様な利点を
有した特性を実現できた。
有した特性を実現できた。
尚、本発明においては、例えば実施例２において第３
の半導体層15に第４の半導体16との電子親和力の差が大
きなInGaAs層などを用いて電子密度及び移動度の向上を
更に計り、素子特性の向上を実現できる。
の半導体層15に第４の半導体16との電子親和力の差が大
きなInGaAs層などを用いて電子密度及び移動度の向上を
更に計り、素子特性の向上を実現できる。
（実施例３） 次に正孔とキャリアとして用いる第２の発明の一つの
実施例について説明する。本実施例における半導体装置
の模式的構造断面図は第４図（ａ）と同様である。本実
施例において、41に高抵抗GaAs基板を、42に不純物密度
が１×1015cm-3程度以下で膜厚約１μｍのGe、43にアク
セプタ不純物密度が３×1018cm-3程度で膜厚100Å程度
のｐ型のGeを、44に不純物密度が１×1015cm-3程度以下
で膜厚100Å程度のGeAsを、45に不純物密度が１×1015c
m-3程度以下で膜厚100Å程度のGaを、46に不純物密度が
１×1015cm-3程度以下で膜厚200Å程度のGaAsを、47及
び48にAu/Znによるオーミック性電極を、49にAlにを用
いる。
実施例について説明する。本実施例における半導体装置
の模式的構造断面図は第４図（ａ）と同様である。本実
施例において、41に高抵抗GaAs基板を、42に不純物密度
が１×1015cm-3程度以下で膜厚約１μｍのGe、43にアク
セプタ不純物密度が３×1018cm-3程度で膜厚100Å程度
のｐ型のGeを、44に不純物密度が１×1015cm-3程度以下
で膜厚100Å程度のGeAsを、45に不純物密度が１×1015c
m-3程度以下で膜厚100Å程度のGaを、46に不純物密度が
１×1015cm-3程度以下で膜厚200Å程度のGaAsを、47及
び48にAu/Znによるオーミック性電極を、49にAlにを用
いる。
本実施例においては、VFBより負側の制御電圧（VG＜V
FB）を印加することにより高密度の正孔層が形成され
る。本実施例においても、高耐圧、高電流駆動能力の特
性を得た。
FB）を印加することにより高密度の正孔層が形成され
る。本実施例においても、高耐圧、高電流駆動能力の特
性を得た。
尚、本発明においても、電子チャネルを用いる第１の
発明の実施例で述べた内容は原則的にそのまま適用でき
ることは言うまでもない。
発明の実施例で述べた内容は原則的にそのまま適用でき
ることは言うまでもない。
（発明の効果） 以上本発明によれば、表面電界を小さくできく為、高
耐圧化が計れ、またキャリアの蓄積層を低不純物密度の
半導体層内に形成できる為、高密度でしかも高移動度、
従って高電流駆動能力を有し、更に短チャネル長化に伴
うVTのシフト及び電流飽和領域におけるドレインコンダ
クタンスも小さくできる効果をもつ。本発明によって高
速で高周波特性にも優れた半導体装置が実現でき、本発
明の効果は極めて大きい。
耐圧化が計れ、またキャリアの蓄積層を低不純物密度の
半導体層内に形成できる為、高密度でしかも高移動度、
従って高電流駆動能力を有し、更に短チャネル長化に伴
うVTのシフト及び電流飽和領域におけるドレインコンダ
クタンスも小さくできる効果をもつ。本発明によって高
速で高周波特性にも優れた半導体装置が実現でき、本発
明の効果は極めて大きい。
第１図（ａ）及び第４図（ａ）は本発明の半導体装置の
基本的構造の一例を示す模式的断面図、第１図（ｂ）、
第２図及び第４図（ｂ）はエネルギーバンド図、第３図
は第１の発明の実施例２における模式的構造断面図であ
る。 11及び41……高抵抗基板 12及び42……バッファ層 13……ｎ型の第１の半導体層 43……ｐ型の第１の半導体層 14及び44……第２の半導体層 15及び45……第３の半導体層 16及び46……第４の半導体層 17,18,47及び48……オーミック領域 21……高密度電子層 19及び49……制御電極 EC……伝導帯下端のエネルギー準位 EV……価電子帯上端のエネルギー準位 EF……フェルミ準位
基本的構造の一例を示す模式的断面図、第１図（ｂ）、
第２図及び第４図（ｂ）はエネルギーバンド図、第３図
は第１の発明の実施例２における模式的構造断面図であ
る。 11及び41……高抵抗基板 12及び42……バッファ層 13……ｎ型の第１の半導体層 43……ｐ型の第１の半導体層 14及び44……第２の半導体層 15及び45……第３の半導体層 16及び46……第４の半導体層 17,18,47及び48……オーミック領域 21……高密度電子層 19及び49……制御電極 EC……伝導帯下端のエネルギー準位 EV……価電子帯上端のエネルギー準位 EF……フェルミ準位
Claims (2)
- 【請求項１】ｎ型の第１の半導体層上に、該第１の半導
体より小さい電子親和力を有する第２の半導体層と、該
第２の半導体より大さい電子親和力を有する低不純物密
度の第３の半導体層と、該第３の半導体より小さい電子
親和力を有する低不純物密度の第４の半導体層あるいは
絶縁物が順次設けられ、更に該第４の半導体層あるいは
絶縁物上に制御電極を設け、該制御電極を挟んで、該第
１の半導体層及び該第３の半導体層と電気的に接続した
少なくとも２つのオーミック性領域を設けたことを特徴
とする半導体装置。 - 【請求項２】ｐ型の第１の半導体層上に、該第１の半導
体より大きい電子親和力とエネルギーギャップの和を有
する第２の半導体と、該第２の半導体より小さい電子親
和力とエネルギーギャップの和を有する低不純物密度の
第３の半導体層と、該第３の半導体より大きい電子親和
力とエネルギーギャップの和を有する低不純物密度の第
４の半導体層あるいは絶縁物が順次設けられ、更に該第
４の半導体層あるいは絶縁物上に制御電極を設け、該制
御電極を挟んで、該第１の半導体層及び該第３の半導体
層と電気的に接続した少なくとも２つのオーミック性領
域を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138842A JPH084139B2 (ja) | 1986-06-13 | 1986-06-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138842A JPH084139B2 (ja) | 1986-06-13 | 1986-06-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293780A JPS62293780A (ja) | 1987-12-21 |
| JPH084139B2 true JPH084139B2 (ja) | 1996-01-17 |
Family
ID=15231467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61138842A Expired - Fee Related JPH084139B2 (ja) | 1986-06-13 | 1986-06-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084139B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2679653B2 (ja) * | 1994-12-05 | 1997-11-19 | 日本電気株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2913068A1 (de) * | 1979-04-02 | 1980-10-23 | Max Planck Gesellschaft | Heterostruktur-halbleiterkoerper und verwendung hierfuer |
| JPS5893377A (ja) * | 1981-11-30 | 1983-06-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5932173A (ja) * | 1982-08-16 | 1984-02-21 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPH07120790B2 (ja) * | 1984-06-18 | 1995-12-20 | 株式会社日立製作所 | 半導体装置 |
| JPS61176160A (ja) * | 1985-01-31 | 1986-08-07 | Hitachi Ltd | 電界効果トランジスタ |
-
1986
- 1986-06-13 JP JP61138842A patent/JPH084139B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62293780A (ja) | 1987-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |