JP2701583B2 - トンネルトランジスタ及びその製造方法 - Google Patents
トンネルトランジスタ及びその製造方法Info
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- JP2701583B2 JP2701583B2 JP3119545A JP11954591A JP2701583B2 JP 2701583 B2 JP2701583 B2 JP 2701583B2 JP 3119545 A JP3119545 A JP 3119545A JP 11954591 A JP11954591 A JP 11954591A JP 2701583 B2 JP2701583 B2 JP 2701583B2
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Description
【０００１】
【産業上の利用分野】本発明は高集積化，高速動作が可
能なトンネル現象利用のトランジスタに関するものであ
る。
能なトンネル現象利用のトランジスタに関するものであ
る。
【０００２】
【従来の技術】半導体表面におけるｐ+−ｎ+接合でのト
ンネル現象を利用し、通常のＳｉＭＯＳＦＥＴやＧａＡ
ｓ ＭＥＳＦＥＴとは動作原理の異なるトランジスタと
してトンネルトランジスタが提案されている。このデバ
イスについては例えば、馬場寿夫による特願昭５６−１
９４９９２号明細書「半導体装置」に記載されている。
このトランジスタはＭＯＳＦＥＴの微細化の極限で問題
となってくるアバランシーやトンネル効果を積極的に利
用したものであり、高集積化を可能にする。この従来の
トンネルトランジスタの構造及び製造方法と動作を簡単
に説明する。
ンネル現象を利用し、通常のＳｉＭＯＳＦＥＴやＧａＡ
ｓ ＭＥＳＦＥＴとは動作原理の異なるトランジスタと
してトンネルトランジスタが提案されている。このデバ
イスについては例えば、馬場寿夫による特願昭５６−１
９４９９２号明細書「半導体装置」に記載されている。
このトランジスタはＭＯＳＦＥＴの微細化の極限で問題
となってくるアバランシーやトンネル効果を積極的に利
用したものであり、高集積化を可能にする。この従来の
トンネルトランジスタの構造及び製造方法と動作を簡単
に説明する。
【０００３】図３は従来のトンネルトランジスタの構造
模式図である。このトンネルトランジスタは、縮退して
いない基板１と、一導電型を有し縮退している第１の半
導体２と、縮退していない第２の半導体３と、第１の半
導体と反対の導電型を有する第３の半導体４と、第２の
半導体３上に設けられた絶縁層５と、絶縁層５上に設け
られたゲート電極６と、第１の半導体２とオーミック接
触を形成するソース電極７と、第３の半導体４とオーミ
ック接触を形成するドレイン電極８とから構成されてい
る。
模式図である。このトンネルトランジスタは、縮退して
いない基板１と、一導電型を有し縮退している第１の半
導体２と、縮退していない第２の半導体３と、第１の半
導体と反対の導電型を有する第３の半導体４と、第２の
半導体３上に設けられた絶縁層５と、絶縁層５上に設け
られたゲート電極６と、第１の半導体２とオーミック接
触を形成するソース電極７と、第３の半導体４とオーミ
ック接触を形成するドレイン電極８とから構成されてい
る。
【０００４】図４（ａ）〜（ｅ）は、この従来のトンネ
ルトランジスタの製造工程図である。（ａ）は第２の半
導体及び絶縁層形成工程、（ｂ）はゲート形成工程、
（ｃ）は第１の半導体形成工程、（ｄ）は第３の半導体
形成工程、（ｅ）はソース及びドレイン電極形成工程で
ある。
ルトランジスタの製造工程図である。（ａ）は第２の半
導体及び絶縁層形成工程、（ｂ）はゲート形成工程、
（ｃ）は第１の半導体形成工程、（ｄ）は第３の半導体
形成工程、（ｅ）はソース及びドレイン電極形成工程で
ある。
【０００５】この従来のトンネルトランジスタの製造工
程について、基板１にｐ−Ｓｉ、第１の半導体２にｐ+
−Ｓｉ、第２の半導体３にｎ−Ｓｉ、第３の半導体４に
ｎ+Ｓｉ、絶縁層５にＳｉＯ2、ゲート電極６にｎ型ポリ
シリコン、ソース電極７及びドレイン電極８にＡｌを例
にとり説明する。まず、ｐ−Ｓｉ基板表面にＡｓの低濃
度イオン注入によりｎ−Ｓｉ層を形成し、その上に熱酸
化によりＳｉＯ2を形成する。次に、ポリシリコンのゲ
ート電極を堆積し、このポリシリコンおよびＳｉＯ2を
ゲート形状に加工する。その後、ゲート領域を挟みｐ−
Ｓｉ基板表面にＢの高濃度イオン注入によりｐ+−Ｓｉ
領域、Ａｓの高濃度イオン注入によりｎ+−Ｓｉ領域を
形成する。最後に、ｐ+−Ｓｉおよびｎ+−Ｓｉ表面にＡ
ｌによるソース電極およびドレイン電極を形成してトラ
ンジスタを完成させる。
程について、基板１にｐ−Ｓｉ、第１の半導体２にｐ+
−Ｓｉ、第２の半導体３にｎ−Ｓｉ、第３の半導体４に
ｎ+Ｓｉ、絶縁層５にＳｉＯ2、ゲート電極６にｎ型ポリ
シリコン、ソース電極７及びドレイン電極８にＡｌを例
にとり説明する。まず、ｐ−Ｓｉ基板表面にＡｓの低濃
度イオン注入によりｎ−Ｓｉ層を形成し、その上に熱酸
化によりＳｉＯ2を形成する。次に、ポリシリコンのゲ
ート電極を堆積し、このポリシリコンおよびＳｉＯ2を
ゲート形状に加工する。その後、ゲート領域を挟みｐ−
Ｓｉ基板表面にＢの高濃度イオン注入によりｐ+−Ｓｉ
領域、Ａｓの高濃度イオン注入によりｎ+−Ｓｉ領域を
形成する。最後に、ｐ+−Ｓｉおよびｎ+−Ｓｉ表面にＡ
ｌによるソース電極およびドレイン電極を形成してトラ
ンジスタを完成させる。
【０００６】このトランジスタにおいて、ソース電極７
をアース電位とし、ゲート電極６には電圧を印加せず、
ドレイン電極８に正の電圧を印加すると、第１の半導体
（ｐ+−Ｓｉ）２と第２の半導体（ｎ−Ｓｉ）３間が逆
方向バイアスになり電流は流れない。このときｎ−Ｓｉ
側に空乏層が長く伸びている。さて、ゲート電極６に大
きな正の電圧を印加すると、第２の半導体（ｎ−Ｓｉ）
３の表面（絶縁層（ＳｉＯ2）との界面）の電位が低下
し、そこでは電子濃度が非常に大きい縮退した状態が実
現される。このため、第２の半導体（ｎ−Ｓｉ）３の表
面と第１の半導体（ｐ+−Ｓｉ）２とは江崎ダイオード
（トンネルダイオード）と同様の接合を形成し、そこに
トンネル電流が流れるようになる。また、ゲート電極６
に大きな負の電圧を印加すると第２の半導体３の表面は
反転して疑似的にｐ+−Ｓｉとなり、こんどは第３の半
導体（ｎ+−Ｓｉ）４との間に江崎ダイオードを形成し
てトンネル電流が流れる。このようにゲート電極６に印
加する電圧によりドレイン電流が制御され、トランジス
タ動作が実現される。
をアース電位とし、ゲート電極６には電圧を印加せず、
ドレイン電極８に正の電圧を印加すると、第１の半導体
（ｐ+−Ｓｉ）２と第２の半導体（ｎ−Ｓｉ）３間が逆
方向バイアスになり電流は流れない。このときｎ−Ｓｉ
側に空乏層が長く伸びている。さて、ゲート電極６に大
きな正の電圧を印加すると、第２の半導体（ｎ−Ｓｉ）
３の表面（絶縁層（ＳｉＯ2）との界面）の電位が低下
し、そこでは電子濃度が非常に大きい縮退した状態が実
現される。このため、第２の半導体（ｎ−Ｓｉ）３の表
面と第１の半導体（ｐ+−Ｓｉ）２とは江崎ダイオード
（トンネルダイオード）と同様の接合を形成し、そこに
トンネル電流が流れるようになる。また、ゲート電極６
に大きな負の電圧を印加すると第２の半導体３の表面は
反転して疑似的にｐ+−Ｓｉとなり、こんどは第３の半
導体（ｎ+−Ｓｉ）４との間に江崎ダイオードを形成し
てトンネル電流が流れる。このようにゲート電極６に印
加する電圧によりドレイン電流が制御され、トランジス
タ動作が実現される。
【０００７】
【発明が解決しようとする課題】ここで説明した動作原
理から明らかなように、このデバイスでは第２の半導体
の表面と第１の半導体の表面間または第２の半導体の表
面と第３の半導体の表面間に不純物ドーピング濃度の急
峻な変化が必要であり、また第１及び第３の半導体の表
面は高濃度に不純物を含み縮退していることが重要であ
る。しかし、従来の構造及び製造方法では、これらの半
導体層を形成するのにイオン注入を用いなければならな
いため、イオンの広がりを避けることができず、急峻な
ドーピングプロファイルを有する層の形成は困難であっ
た。このため、ドレインまたはゲートに印加する電圧で
トンネル接合部が移動し、急峻な立ち上がりの電流−電
圧特性の実現が困難であった。
理から明らかなように、このデバイスでは第２の半導体
の表面と第１の半導体の表面間または第２の半導体の表
面と第３の半導体の表面間に不純物ドーピング濃度の急
峻な変化が必要であり、また第１及び第３の半導体の表
面は高濃度に不純物を含み縮退していることが重要であ
る。しかし、従来の構造及び製造方法では、これらの半
導体層を形成するのにイオン注入を用いなければならな
いため、イオンの広がりを避けることができず、急峻な
ドーピングプロファイルを有する層の形成は困難であっ
た。このため、ドレインまたはゲートに印加する電圧で
トンネル接合部が移動し、急峻な立ち上がりの電流−電
圧特性の実現が困難であった。
【０００８】本発明の目的は、従来のトンネルトランジ
スタの有する欠点を除去し、急峻な立ち上がりの電流−
電圧特性を実現できるトンネルトランジスタ及びその製
造方法を提供することにある。
スタの有する欠点を除去し、急峻な立ち上がりの電流−
電圧特性を実現できるトンネルトランジスタ及びその製
造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明のトンネルトラン
ジスタは、基板上の一部に、一導電型を有する縮退した
第１の半導体と、縮退していない第２の半導体と、前記
第１の半導体と反対の導電型を有し縮退した第３の半導
体との積層構造を有し、少なくとも前記第２の半導体の
露出表面に、前記第２の半導体よりも禁止帯幅が広い材
料からなる絶縁層とこの絶縁層上の電極とを有し、前記
第１の半導体と第３の半導体にそれぞれオーミック接合
を形成する１対の電極を有することを特徴としている。
ジスタは、基板上の一部に、一導電型を有する縮退した
第１の半導体と、縮退していない第２の半導体と、前記
第１の半導体と反対の導電型を有し縮退した第３の半導
体との積層構造を有し、少なくとも前記第２の半導体の
露出表面に、前記第２の半導体よりも禁止帯幅が広い材
料からなる絶縁層とこの絶縁層上の電極とを有し、前記
第１の半導体と第３の半導体にそれぞれオーミック接合
を形成する１対の電極を有することを特徴としている。
【００１０】本発明のトンネルトランジスタの製造方法
は、基板上に、一導電型を有する縮退した第１の半導体
と、縮退していない第２の半導体と、第１の半導体と反
対の導電型を有し縮退した第３の半導体とを積層し、エ
ッチングにより第２の半導体の一部を露出させ、露出表
面に第２の半導体よりも禁止帯幅が広い材料からなる絶
縁層を堆積し、第２の半導体の露出表面の絶縁層上にゲ
ート電極を形成し、第１の半導体と第３の半導体にそれ
ぞれソース電極，ドレイン電極を形成することを特徴と
している。
は、基板上に、一導電型を有する縮退した第１の半導体
と、縮退していない第２の半導体と、第１の半導体と反
対の導電型を有し縮退した第３の半導体とを積層し、エ
ッチングにより第２の半導体の一部を露出させ、露出表
面に第２の半導体よりも禁止帯幅が広い材料からなる絶
縁層を堆積し、第２の半導体の露出表面の絶縁層上にゲ
ート電極を形成し、第１の半導体と第３の半導体にそれ
ぞれソース電極，ドレイン電極を形成することを特徴と
している。
【００１１】
【作用】本発明のトンネルトランジスタにおいては、高
濃度で急峻な不純物プロファイルを有する半導体表面の
形成ができるため、電圧印加によるトンネル接合部の移
動が起こらず、急峻な立ち上がりの電流−電圧特性を実
現することが可能となる。
濃度で急峻な不純物プロファイルを有する半導体表面の
形成ができるため、電圧印加によるトンネル接合部の移
動が起こらず、急峻な立ち上がりの電流−電圧特性を実
現することが可能となる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１３】図１は本発明の実施例の層構造を示す模式
図である。図１において図３と同じ記号は図３と同等物
で同一機能を果たすものである。本実施例においては、
基板１上に第１の半導体２，第２の半導体３および第３
の半導体４が層構造として形成されている。ゲート絶縁
膜５およびゲート電極６はこれらの層構造の一部露出し
た表面に形成されている。ソース電極７は露出した第２
の半導体３の表面に、ドレイン電極８は第３の電極表面
に形成されている。このような構造のため、第１の半導
体２と第３の半導体４は結晶成長によって形成すること
が可能であり、高濃度で急峻なドーピング分布が容易に
実現できる。
図である。図１において図３と同じ記号は図３と同等物
で同一機能を果たすものである。本実施例においては、
基板１上に第１の半導体２，第２の半導体３および第３
の半導体４が層構造として形成されている。ゲート絶縁
膜５およびゲート電極６はこれらの層構造の一部露出し
た表面に形成されている。ソース電極７は露出した第２
の半導体３の表面に、ドレイン電極８は第３の電極表面
に形成されている。このような構造のため、第１の半導
体２と第３の半導体４は結晶成長によって形成すること
が可能であり、高濃度で急峻なドーピング分布が容易に
実現できる。
【００１４】図２（Ａ）〜（Ｄ）は本実施例の製造方法
を示す製造工程図である。（Ａ）は基板上に第１の半導
体，第２の半導体および第３の半導体を積層する工程、
（Ｂ）はエッチングにより第２の半導体の側面を露出さ
せる工程、（Ｃ）は第２の半導体の側面に絶縁層および
ゲート電極を堆積する工程、（Ｄ）は第１の半導体およ
び第２の半導体の表面にソース電極およびドレイン電極
を形成する工程である。この本実施例の製造方法につい
て、基板１に半絶縁性ＧａＡｓ、第１の半導体２にアン
ドープＧａＡｓ、第２の半導体３にｎ-−ＧａＡｓ、第
３の半導体４にｐ+−ＧａＡｓ、絶縁膜５にアンドープ
Ａｌ0.5Ｇａ0.5Ａｓ、ゲート電極６にＡｌ、ソース電極
７にＡｕＧｅ、ドレイン電極８にＡｕＺｎを用いて説明
する。
を示す製造工程図である。（Ａ）は基板上に第１の半導
体，第２の半導体および第３の半導体を積層する工程、
（Ｂ）はエッチングにより第２の半導体の側面を露出さ
せる工程、（Ｃ）は第２の半導体の側面に絶縁層および
ゲート電極を堆積する工程、（Ｄ）は第１の半導体およ
び第２の半導体の表面にソース電極およびドレイン電極
を形成する工程である。この本実施例の製造方法につい
て、基板１に半絶縁性ＧａＡｓ、第１の半導体２にアン
ドープＧａＡｓ、第２の半導体３にｎ-−ＧａＡｓ、第
３の半導体４にｐ+−ＧａＡｓ、絶縁膜５にアンドープ
Ａｌ0.5Ｇａ0.5Ａｓ、ゲート電極６にＡｌ、ソース電極
７にＡｕＧｅ、ドレイン電極８にＡｕＺｎを用いて説明
する。
【００１５】まず、結晶成長方法に分子線エピタキシー
（ＭＢＥ，Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａ
ｘｙ）を用い基板温度５２０℃において、ＧａＡｓ基板
上に５０００オングストロームのｎ+−ＧａＡｓ（Ｓｉ
＝６×１０18ｃｍ-3），２０００オングストロームのア
ンドープＧａＡｓ、３０００オングストロームのｐ+ −
ＧａＡｓ（Ｂｅ＝５×１０19ｃｍ-3）を成長する。次に
リソグラフィとエッチングによりドレイン領域をメサ形
状に残し、ｎ+−ＧａＡｓの一部を露出させる。有機洗
浄によるクリーニングを行った後、再び基板をＭＢＥ装
置に導入し、形成した構造表面に５００オングストロー
ムのアンドープＡｌ0.5Ｇａ0.5Ａｓを再成長させる。Ｍ
ＢＥ装置から取り出した後、Ａｌを蒸着し、Ａｌおよび
Ａｌ0.5Ｇａ0.5Ａｓ層をゲート電極形状にエッチングす
る。リフトオフによりＡｕＧｅをｎ+−ＧａＡｓに形成
し、アロイすることでソース電極とする。最後に、リフ
トオフによりドレイン電極であるＡｕＺｎをｐ+−Ｇａ
Ａｓ上に形成し、トンネルトランジスタ構造の作製を完
了する。
（ＭＢＥ，Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａ
ｘｙ）を用い基板温度５２０℃において、ＧａＡｓ基板
上に５０００オングストロームのｎ+−ＧａＡｓ（Ｓｉ
＝６×１０18ｃｍ-3），２０００オングストロームのア
ンドープＧａＡｓ、３０００オングストロームのｐ+ −
ＧａＡｓ（Ｂｅ＝５×１０19ｃｍ-3）を成長する。次に
リソグラフィとエッチングによりドレイン領域をメサ形
状に残し、ｎ+−ＧａＡｓの一部を露出させる。有機洗
浄によるクリーニングを行った後、再び基板をＭＢＥ装
置に導入し、形成した構造表面に５００オングストロー
ムのアンドープＡｌ0.5Ｇａ0.5Ａｓを再成長させる。Ｍ
ＢＥ装置から取り出した後、Ａｌを蒸着し、Ａｌおよび
Ａｌ0.5Ｇａ0.5Ａｓ層をゲート電極形状にエッチングす
る。リフトオフによりＡｕＧｅをｎ+−ＧａＡｓに形成
し、アロイすることでソース電極とする。最後に、リフ
トオフによりドレイン電極であるＡｕＺｎをｐ+−Ｇａ
Ａｓ上に形成し、トンネルトランジスタ構造の作製を完
了する。
【００１６】この製造方法により作製されたトンネルト
ランジスタの構造においては、絶縁膜下のドーピングの
種類や濃度の異なる第１の半導体２，第２の半導体３及
び第３の半導体４が結晶成長により層構造として形成さ
れているため、急峻なドーピング分布が容易に実現でき
る。このため、従来構造よりも急峻な立ち上がりの電流
−電圧特性を実現することができた。
ランジスタの構造においては、絶縁膜下のドーピングの
種類や濃度の異なる第１の半導体２，第２の半導体３及
び第３の半導体４が結晶成長により層構造として形成さ
れているため、急峻なドーピング分布が容易に実現でき
る。このため、従来構造よりも急峻な立ち上がりの電流
−電圧特性を実現することができた。
【００１７】以上の本発明の実施例では、ゲート電極形
成部がメサ構造のものしか示さなかったが、ここが垂直
あるいは逆メサ構造であってもかまわない。また、結晶
成長方法としてＭＢＥしか示さなかったが、ＭＯＣＶＤ
（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法など他の方法でも
良い。第１から第３の半導体としてＧａＡｓしか示さな
かったが、これらの層はＳｉ，Ｇｅ，ＩｎＰ，ＩｎＧａ
Ａｓ，ＧａＳｂ，ＩｎＡｓなど他の半導体でも本発明が
適用できることは明かである。また、これらの半導体層
はホモ接合だけではなくへテロ接合でも良い。ここでは
絶縁層として半導体を用いたが、ＳｉＯ2，Ｓｉ3Ｎ4な
どの絶縁体であっても良く、その堆積方法はＣＶＤ法や
スパッタ法などでも良いことは言うまでもない。
成部がメサ構造のものしか示さなかったが、ここが垂直
あるいは逆メサ構造であってもかまわない。また、結晶
成長方法としてＭＢＥしか示さなかったが、ＭＯＣＶＤ
（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法など他の方法でも
良い。第１から第３の半導体としてＧａＡｓしか示さな
かったが、これらの層はＳｉ，Ｇｅ，ＩｎＰ，ＩｎＧａ
Ａｓ，ＧａＳｂ，ＩｎＡｓなど他の半導体でも本発明が
適用できることは明かである。また、これらの半導体層
はホモ接合だけではなくへテロ接合でも良い。ここでは
絶縁層として半導体を用いたが、ＳｉＯ2，Ｓｉ3Ｎ4な
どの絶縁体であっても良く、その堆積方法はＣＶＤ法や
スパッタ法などでも良いことは言うまでもない。
【００１８】
【発明の効果】本発明のトンネルトランジスタの構造及
びその製造方法により、急峻な立ち上がりの電流−電圧
特性を実現することができ、低電圧動作が可能になる。
びその製造方法により、急峻な立ち上がりの電流−電圧
特性を実現することができ、低電圧動作が可能になる。
【図１】本発明のトンネルトランジスタの実施例を示す
構造図である。
構造図である。
【図２】本発明のトンネルトランジスタの製造方法の実
施例を示す製造工程図である。
施例を示す製造工程図である。
【図３】従来のトンネルトランジスタの構造図である。
【図４】従来の製造工程図である。
１ 基板 ２ 第１の半導体 ３ 第２の半導体 ４ 第３の半導体 ５ 絶縁層 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極
Claims (2)
- 【請求項１】基板上の一部に、一導電型を有する縮退し
た第１の半導体と、縮退していない第２の半導体と、前
記第１の半導体と反対の導電型を有し縮退した第３の半
導体との積層構造を有し、少なくとも前記第２の半導体
の露出表面に、前記第２の半導体よりも禁止帯幅が広い
材料からなる絶縁層とこの絶縁層上の電極とを有し、前
記第１の半導体と第３の半導体にそれぞれオーミック接
合を形成する１対の電極を有することを特徴とするトン
ネルトランジスタ。 - 【請求項２】基板上に、一導電型を有する縮退した第１
の半導体と、縮退していない第２の半導体と、第１の半
導体と反対の導電型を有し縮退した第３の半導体とを積
層し、エッチングにより第２の半導体の一部を露出さ
せ、露出表面に第２の半導体よりも禁止帯幅が広い材料
からなる絶縁層を堆積し、第２の半導体の露出表面の絶
縁層上にゲート電極を形成し、第１の半導体と第３の半
導体にそれぞれソース電極，ドレイン電極を形成するこ
とを特徴とするトンネルトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119545A JP2701583B2 (ja) | 1991-03-05 | 1991-03-05 | トンネルトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119545A JP2701583B2 (ja) | 1991-03-05 | 1991-03-05 | トンネルトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04277680A JPH04277680A (ja) | 1992-10-02 |
| JP2701583B2 true JP2701583B2 (ja) | 1998-01-21 |
Family
ID=14763959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3119545A Expired - Lifetime JP2701583B2 (ja) | 1991-03-05 | 1991-03-05 | トンネルトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701583B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2768097B2 (ja) * | 1991-12-25 | 1998-06-25 | 日本電気株式会社 | トンネルトランジスタ |
| JP2778447B2 (ja) * | 1994-02-18 | 1998-07-23 | 日本電気株式会社 | トンネルトランジスタおよびその製造方法 |
| JP2008218846A (ja) * | 2007-03-06 | 2008-09-18 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
| JP5649605B2 (ja) * | 2012-03-26 | 2015-01-07 | 株式会社東芝 | スピントランジスタおよびメモリ |
| EP2674978B1 (en) * | 2012-06-15 | 2020-07-29 | IMEC vzw | Tunnel field effect transistor device and method for making the device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5462787A (en) * | 1977-10-28 | 1979-05-21 | Agency Of Ind Science & Technol | Semiconductor device and integrated circuit of the same |
| JPH0612821B2 (ja) * | 1981-12-03 | 1994-02-16 | 日本電気株式会社 | 半導体装置 |
-
1991
- 1991-03-05 JP JP3119545A patent/JP2701583B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04277680A (ja) | 1992-10-02 |
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