JPS6019816B2 - マイクロプログラム制御アダプタ - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置におけるマイクロプログラム制
御装置、さらに詳しくいえば制御装の内部バスと外部イ
ンターフェースの論理的な結合を行なうマイクロプログ
ラム制御アダプタに関する。

一般に電子計算機システムは、中央処理装置と各種周辺
装置および周辺装置と中央処理装置間に位置する周辺制
御装置とから構成されており中央処理装置と周辺制御装
置とは１／０インターフェースと呼ばれるそのシステム
固有の汎用インターフェースが各装置で外部インターフ
ェースとして定義されている。

従来この種の外部インターフェースの制御は各種周辺制
御装置毎に固有の制御ロジックが実現されていることが
多く、接続される周辺装置に固有の回路と外部インター
フェースの制御回路が混在していることが多かった。こ
のため技術の進歩により周辺装置の改良が行なわれると
、それに伴なつて制御装置の変更も必要となるという欠
点があった。また、最近マイクロプロセッサおよび各種
ＬＳＩの技術革新がめざましく計算機システムを構成す
る各装置がそれぞれプロセッを有し、マイクロプログラ
ムによる制御が行なわれるようになってきたが、マイク
ロプログラム間同志の通信方法が確立されておらずその
方法も各装置毎に独特な方法で行なわれていた。

本発明の目的は、前記マイクロコンピュ−タ等を採用し
たファームウェア制御のデ・一タ処理装置で装置内の内
部バスと外部インターフェースとの接続手段として汎用
性を有し、かつ外部インターフェースで結合される２つ
のファームェア制御の装置間で両者のマイクロプログラ
ム間の通信を可能にして前記欠点を除去した外部ィンタ
川フェ…ス内部バス結合用アダプタを提供することにあ
る。

前記目的を達成するためには本発明によるマイクロプロ
グラム制御アダプタはマイクロプログラムによる制御が
行なわれる周辺制御装置のメモリ内の任意の番地に定義
される仮想レジスタのべ−スアドレスを保持する仮想レ
ジスタ用ベースアドレスレジス夕内容と中央処理装置と
周辺制御装置間に定義される外部インターフェースから
与えられる制御情報に基づ・き特定の仮想レジスタのメ
モリ内の番地を決定する手段とメモリ内の適当な番地に
定義されるデータバッファのアドレスおよびデータバッ
ファの長さを格納するためのバッファアドレスレジスタ
とデータレングスレジスタを有し、外部インターフェー
ス上のダイアログと同期して、前記仮想レジスタおよび
データバッファのアクセスを周辺制御装置および中央処
理装置側のマイクロプログラムとは独立に実行し、さら
に、前記２つのマイクロプログラムからの可視性を有し
、このマイクロプログラム間の同期をとるための割込発
生の手段およびマイクロプログラム間で定義される情報
の格納レジスタとして汎用情報レジスタを有し、２つの
マイクロプログラム間の汎用的な通信を可能に構成して
ある。

前記構成によれば、本発明の目的を完全に達成すること
ができる。

本発明によるアダプ外こおいて「周辺制御装置側および
中央処理装置のマイクロプログラムに対して可視性を有
するということは両マイクロプログラムから、アクセス
可能であることであり、これによ本発明の基本作用、す
なわち外部インターフェースを介してこのアダプタをア
クセスする中央処理装置のマイクロプログラムと内部バ
スを介してこのアダプ夕を制御する周辺制御装置側のマ
イクロプログラムとは通信可能となる。

以下、本発明の典型的な実施例を挙げて本発明をさらに
詳しく説明する。

第１図は本発明の外部インターフェース内部バス間結合
用アダプタＩＱ２のデータ処理システム内における位置
付けを概念的に示すブロック図で、本発明の理想的な実
施例の１つを示したものである。

中央処理装置１０１と周辺制御装置１１１とは外部イン
ターフェースＩＱ９によって接続されている。

周辺制御装置１１１は周辺制御装置プロセ、ッサ１０３
と内部バス１１０、マイクロプログラム格納用および作
業領域データバッファからに仮想レジスタとして使用さ
れるランダムアクセスメモリＲＡＭＩ０４と周辺装置（
ｉ）１０７，１０８を接続するための周辺装置ァダブタ
（ｉ）１０５，１０６と外部インターフェース１０９と
内部１１０を結合する本発明の外部インターフェース内
部バス結合用アダプタ１０２とから構成される。周辺装
置ァダプタ（ｉ｝１０５，１０６は接続される周辺装置
の種類によって独特の制御回路を有する最少限のハード
ウェアでＲＡＭＩ０４内に格納されるマイクロプログラ
ムで制御される。第１図の構成から容易に理解できるよ
うに物理的な構成も第１図のようにすることにより周辺
装置の種類によって周辺装置アダプタ（ｉ）１０５，１
０６を入れ替えることによりハードウェア的には簡単に
任意の周辺制御装置になり得ることになる。なお仮想レ
ジスタ、データバッファは共に周辺制御装置１１１内の
ＲＡＭＩ０４上に定義されるものであり、データバッフ
アには例えば周辺装置に対する出力データが格納される
。この場合、仮想レジス外こは入出力データをどう処理
するかを指示する指令情報を格納する。

仮想レジス夕用べ−スアドレスレジスタはＲＡＭＩ０４
上に定義される仮想レジス夕のベースアドレスを決める
ために使用され、データバッファのＲＡＭＩ０４内アド
レスをバッファアドレスレジスタで指定、入出力データ
の長さがデータレングスレジスタで指定される。

入出力データの転送では、上述のごとく各レジスタに該
当情報をマイクロプログラムより設定し終えると内部バ
ス制御回路、外部インターフェース制御回路、データレ
ングスレジス夕のカウントダウン「ノゞツフアアドレス
レジス夕のカウントアップ機能等によってマイクロプロ
グラムの制御を離れて動作することができる。

独立に動作後「割込信号発生までの間マイクロプログラ
ムの制御を受ける必要がないことは明らかであり、割込
信号によってマイクロプログラムと同期をとるきっかけ
とすることになる。

第２図は本発明による外部インターフェース内部バス結
合用のアダプタの一実施例を示す詳細ブロック図で、外
部インターフェース制御線２０１と外部インターフェー
ス情報線２０２が第１図外部インターフェース１０９に
相当する。

また内部バスデータ２１９、内部バスアドレス線２２０
、内部バス制御線２２１が内部バス１１０‘こ相当する
。

まず、外部インターフェースから本アダプタへのアクセ
スは以下のような手順で行なわれる。

制御情報レジスタ２０５へ制御情報をセットしアクセス
すべきレジスタの選択を行なう。次に該当するレジスタ
への書込み情報を外部インターフェース情報線上に送出
する。

逆にレジスタの内容を読取る場合は、制御情報レジスタ
２０５にアクセスすべきレジスタの選択を行ない、次に
外部インターフェース情報線上のデータを引取ることに
よって可能である。

第３図、第４図の制御線１−ｎ、データ線１一１は前記
アクセスの流れをタイムチャートで示したものである。
制御線１−１，１−２は外部インターフェース情報線２
０２上の情報の方向を表わす信号線、制御線１一３，１
一４，１−６，１−６は、外部インターフェース情報線
２０２上の情報の種類を示す。

制御線１−３，１−４が制御情報であることを制御線１
−５，１一６がその他のデータであることを示す。制御
情報解読回路２０６は制御情報の定義にしたがって制御
情報レジスタ２０５の内容を解読するデコーダである。

制御情報の定義例を以下に示す。本実施例では説明の都
合上外部インターフェース情報線は８ビット幅、内部バ
スデ−線は８ビット幅、内部バスアドレス線は２０ビッ
ト幅とする。

制御情報は外部インターフェース情報線２０２を使用し
て転送されるので８ビット使用可能である。ビット０・
・・レジスタアクセスの方向指定０のときレジスタへの
書込み１のときレジスタの謙取 ビット１・・・実レジスタ／仮想レジスタ指定０のとき
レジスタ指定１のとき仮想レジスタ指定 ヒット手書汐多要言〜＃６蛇錠可（内 レジスタ＃０はデータバッファ指 定とする） 以上のように制御情報を定義すると制御情報解読回路２
０６はビット０の状態でＲＥＡＤ／ＷＲＩＴＥ子旨定信
号２２３を、ビット１の状態でバス要求信号２２４を、
ビット２〜７の状態に従ってレジスタ選択信号２２２を
出力する。

制御情報によって定義される実レジスタとは、外部イン
ターフェース内部バス結合用アダプタ内に存在するレジ
ス夕を指す。

また仮想レジスタＲＡＭＩ ０４内に定義されるメモリ
上のある適当なロケーションを指す。制御情報のビット
１が“１”の場合すなわち仮想レジスタ＃ｎのロケーシ
ョンは制御情報のビット２〜７がアドレスの下位６ビッ
トとして仮想レジスタアドレス２１７に、上位１４ビッ
トが仮想レジスタ用ベースアドレスレジスタ２１６の内
容客によって決定され、該仮想レジスタアクセス時に内
部バスアドレス線２２川こ出力される。仮想レジスタ用
ベースアドレスレジスタ２１６は本実施例では上位６ビ
ットを常に０として扱い残り８ビットをあらかじめマイ
クロプログラムからセットしておくことにより決まる。

なお、前記仮想レジスタのアドレスは、その装置の事情
に応じて適当なアドレスに設定可能であることは容易に
理解できる。

外部インターフェースから仮想レジスタのアクセスの流
れが第３図、第４図に示されている本実施例では仮想レ
ジス外ま理解を容易にするため１バイト幅としている。

第３図が仮想レジスタの読取第４図が仮想レジスタへの
書込みのタイムチャートである。制御線２−１，２一２
，２一３，２一４，２−５は内部バス制御線２２１を示
し内部バス制御回路２１４によって制御される。データ
線２−１は内部バスデータ線２１９を表わす。制御線２
一１は本アダプタが内部バスの占有を要求する信号であ
り、制御線２−２はバスの占有を許可されたことを示し
許可されたことによりバスの占有中を制御線２４で宣言
する。この間にメモリをアクセスする。

アクセスの方向は制御２一５で示される。制御情報によ
って指定されるレジスタ＃０は、ＲＡＭＩ０４内のデー
タバッファ領域のアクセスを行なう場合に使用される。

あらかじめ、転送すべきデータ長をデータレングスレジ
スタ２０９に、転送すべきエリアの先頭をアドレスをバ
ツフアアドレスレジスタ２１５にセットしておくことに
より外部インターフェースからの該制御情報によって前
記仮想レジスタアクセスの場合と同様なシーケンスによ
ってＲＡＭ１ ０４上に定義されたデータバッファのア
クセスが行なわれる。１バイト処理後データレングスレ
ジスタ２０９は滅カウントされ、バッファアドレスレジ
スタ２１５はアドレス更新され、以後転送すべきバイト
数だけ第３図、第４図のシーケンスが繰り返えされる。

データレングスレジスタ２０９の内容が“０”になると
状態保持レジスタ２１０１こその旨セットされ内部バス
制御回路２１４を介して周辺制御装置内プロセッサー０
３に対し割込むことにより、マイクロプログラムに知ら
せることが可能である。仮想レジスタアクセスおよびデ
ータバッファアクセスの説明は外部インターフェース上
のダイアログによって起動されることとしているが、周
辺制御装置側のマイクロプログラムと中央処理装置側の
マイクロプログラム間で該アダプタ内の実レジス夕およ
び割込み機能を使うことによって優先権をどちらにもた
せるかはマイクロプログラムの作り方によって決定され
る。外部インターフェース側から実レジスタである汎用
情報レジスタ２１１に対して適当な情報をセットし内部
バス制御回路２１４から内部バス側に割込みを発生し、
周辺制御装置側のマイクロプログラムで汎用情報レジス
タ２１１の内容を読みとることによって決められた解釈
を行ない、逆に割込み要因保持レジスタ２０８へ適用な
情報円をセットし外部インターフェース制御回路２０３
を介して外部ィンタｍフェースに割込信号を発生させる
ことにより中央処理装置側のマイクロプログラムで割込
み要因保持レジスタを読むことにより「双方のマイクロ
プログラムの通信が可能となる。

以上の説明から明らかなように第２図に示される該ァダ
プタは実レジス夕仮想レジスタデータバッフアを用いた
２つのマイクロプログラム間で通信される情報の内容に
ついて無関係であり、双方のマイクロプログラム間で自
由に定義することが可能である。本発明は以上説明した
ように転送される情報の内容に無関係な通信手段を可能
とする外部インターフェース内部バス間結合用アダプタ
を採用することにより汎用性に富んだ制御装置が可能に
なり各種制御装置の開発設計の効率化が計かれるという
効果がある。

【図面の簡単な説明】

第１図は本発明によるマイクロプログラム制御アダブタ
のデータ処理システム内における位置付を概念的に示す
ブロック図、第２図は本発明によるマイクロプログラム
制御アダプタの１実施例を示すブロック図、第３図は中
央処理装置が周辺制御装置から情報を読取るときの外部
インターフェースおよび内部バス上の動作タイムチャー
ト、第４図は中央処理装置から周辺制御装置への情報を
送出するときの外部インターフェースおよび内部バス上
の動作タイムチャートである。 亀０１・・・中央処理装置、１０２・・・外部インター
フェース内部バス間結合用アダプタ、１０３・・・周辺
制御装置内プロセッサ、１０４・・・ＦＡＭ、１０５…
周辺装置アダプタ１、１０６・・・周辺装置アダプｎ、
１０７…周辺装置１、１０８…周辺装置ｎ「 １０９…
外部インターフェース、１１０・・・内部バス「 １１
１・・・周辺制御装置、２０．１・・・外部インターフ
ェース制御線、２０２・・・外インターフェース情報線
、２０３…外部インターフェース制御回路、２０４…デ
ータレジスター、２０５・・・制御情報レジスタ、２０
６・・・制御情報解読回路、２０７…データレジスタ２
「 ２０８…割込要因保持レジスタ、２０９…データレ
ジスタ、２１０・・・状態保持レジスタ、２１１・・・
汎用情報レジスタ、２１２…マルチプレクサ回路１、２
１３・・・レジスタ選択回路、２１４…内部バス制御回
路「 ２１５…バッファアドレスレジス夕、２１６・・
・仮想レジスタ用ベースアドレスレジスタ、２１７・・
・仮想レジスタアドレス、２１８・・・マルチプレクサ
回路２、２１９・・・内部バスデータ線、２２０…内部
バスアドレス線「 ２２１・・・内部バス制御線、２２
２・・・レジス夕選択信号、２２３…ＲＥＡＤ／ＷＲＩ
ＴＥ指定信号、２２４…バス要求信号。 第）図 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １ マイクロプログラムによる制御が行なわれる周辺制
   御装置のメモリ内の任意の番地に定義される仮想レジス
   タのベースアドレスを保持する仮想レジスタ用ベースア
   ドレスレジスタの内容と中央処理装置と周辺制御装置間
   に定義される外部インターフエーから与えられる制御情
   報に基づき特定の仮想レジスタのメモリリ内の番地を決
   定する手段と、メモリ内の任意の番地に定義されるデー
   タバツフアのアドレスおよびデータバツフアの長さを格
   納するためのデータバツフアドレジスタとデータレング
   スレジスタを有し外部インターフエース上のダイアログ
   と同期して前記仮想レジスタおよびデータバツフアのア
   クセスを周辺制御装置および中央処理装置側のマイクロ
   プログラムとは独立に実行し、さらに前記２つのマイク
   ロプログラムからの可視性と有し、このマイクロプログ
   ラム間の同期をとるための割込発生の手段およびマイク
   ロプログラム間で定義される情報の格納レジスタとして
   汎用情報レジスタを有し、２つのマイクロプログラム間
   の汎用的な通信を可能にしたことを特徴とするマイクロ
   プログラム制御アダプタ。