JP2789590B2 - Data separation circuit - Google Patents
Data separation circuitInfo
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータセパレータ回路に関するものであり、
特にデータセパレータ回路のワンショット回路に関す
る。The present invention relates to a data separator circuit,
In particular, it relates to a one-shot circuit of a data separator circuit.
本発明は磁気ディスク装置におけるデータセパレート
回路において、データセパレート回路に含まれる電圧制
御発振器の制御電圧に応じてパルス幅を可変できるワン
ショット回路を具備し、ディスクの回転変動があった場
合に、それに追従する電圧制御発振器の制御電圧により
ワンショットパルス幅を補正して位相比較器の第一の入
力とすることにより、最適なタイムマージンが得られる
ことを可能にしたものである。The present invention provides a data separation circuit in a magnetic disk device, which includes a one-shot circuit that can vary a pulse width in accordance with a control voltage of a voltage controlled oscillator included in the data separation circuit. An optimum time margin can be obtained by correcting the one-shot pulse width with the control voltage of the following voltage-controlled oscillator and using the corrected one-shot pulse width as the first input of the phase comparator.
データセパレート回路は、ワンショット回路、位相比
較器、ループフィルタ、電圧制御発振器、データ弁別回
路を基本回路として構成される。ワンショット回路は進
み、遅れの位相差を検出する為に、磁気ディスクドライ
ブ装置からのリードデータパルスを、例えばリードデー
タ基本周期の1/4周期に相当するパルス幅を有するパル
スに変換する回路である。The data separation circuit includes a one-shot circuit, a phase comparator, a loop filter, a voltage controlled oscillator, and a data discrimination circuit as basic circuits. The one-shot circuit is a circuit that converts a read data pulse from a magnetic disk drive device into a pulse having a pulse width corresponding to, for example, a quarter of the read data basic period, in order to detect a phase difference between advance and delay. is there.
従来、データセパレート回路のワンショット回路はキ
ャパシタの充放電時間を利用するものや、遅延素子を利
用したものが用いられてきたが、いずれの場合にしても
ワンショットパルス幅については、ドライブ装置の状態
に関わらず前述の一定値を保つものであった。Conventionally, the one-shot circuit of the data separation circuit has used the one using the charge / discharge time of the capacitor and the one using the delay element. The above constant value was maintained regardless of the state.
しかし従来技術では、ディスクの回転速度に変動やズ
レがある場合もワンショットパルス幅は一定値を保つ
為、こうしたディスク回転変動時における進み位相と遅
れ位相とに対するタイムマージンはアンバランスにな
る。例えばディスク回転速度が正規の回転速度に対しＡ
％速い場合にあって、ワンショット出力パルスＳと、ウ
ィンドウ出力Ｗとの位相同期が取られた状態では、第３
図に示すように進み側タイムマージンTEは、正規のタイ
ムマージンに対して2A％のタイムマージンの減少を生
じ、一方遅れ側タイムマージンTLはワンショットパルス
幅に相当するタイムマージンが確保される為、パルス幅
が一定であれば、マージンの減少は生じないことにな
る。However, in the prior art, the one-shot pulse width keeps a constant value even when the rotation speed of the disk fluctuates or shifts, so that the time margin for the leading phase and the lag phase during such disk rotation fluctuation is unbalanced. For example, if the disk rotation speed is
%, The phase of the one-shot output pulse S and the window output W is synchronized with the third pulse.
As shown in the figure, the leading time margin TE reduces the time margin by 2 A% with respect to the regular time margin, while the lag time margin TL secures a time margin equivalent to the one-shot pulse width. If the pulse width is constant, the margin will not decrease.
本来進み、遅れのタイムマージンはともにＡ％ずつ減
少すべきところであるが、前述の如く進み側だけタイム
マージンの減少が片寄るというアンバランスを生じる。Although the time margins of the advance and the delay should be reduced by A% each time, the decrease of the time margin only on the advance side is unbalanced as described above.
そこで、本発明はこのような問題点を解決するための
ものであり、その目的とするところは、ディスク回転速
度の変動に合わせて、ワンショットパルス幅を補正し、
絶えず最適なタイムマージンが得られるデータセパレー
ト回路を提供することにある。Therefore, the present invention is to solve such a problem, and the purpose is to correct the one-shot pulse width according to the fluctuation of the disk rotation speed,
An object of the present invention is to provide a data separating circuit that can always obtain an optimal time margin.
本発明によるデータセパレータ回路は、リードデータ
信号に基づきパル信号を生成するワンショット回路と、
前記ワンショット回路から出力される前記パルス信号
と、フィードバック信号とを位相比較して出力する位相
比較回路と、前記位相比較回路の出力に基づいて発振周
波数を制御して、その発振出力を前記フィードバック信
号の信号源として出力する電圧制御発振器とを有し、前
記電圧制御発振器の発振出力に基づきデータ分離を行う
データセパレート回路であって、前記ワンショット回路
は、遅延素子をＬ段（Ｌは整数）接続した遅延経路を有
し、かつ前記位相比較回路からの出力に基づいて前記パ
ルス信号のパルス幅を変更し、前記電圧制御発振器は、
遅延素子をＭ段（Ｍは奇数）接続したリングオシレータ
を備えた発振回路を有し、前記遅延回路の遅延素子の各
段と前記発振回路の遅延素子の各段とはいずれも同一の
回路構成からなることを特徴とするデータセパレート回
路。A data separator circuit according to the present invention includes a one-shot circuit that generates a pal signal based on a read data signal,
The pulse signal output from the one-shot circuit, a phase comparison circuit that compares the phase of the feedback signal and outputs the feedback signal, and controls an oscillation frequency based on the output of the phase comparison circuit, and outputs the oscillation output to the feedback A voltage-controlled oscillator that outputs a signal as a signal source, and separates data based on an oscillation output of the voltage-controlled oscillator. The one-shot circuit includes a delay element having L stages (L is an integer). Having a connected delay path, and changing a pulse width of the pulse signal based on an output from the phase comparison circuit;
An oscillation circuit including a ring oscillator in which M delay stages are connected (M is an odd number), wherein each stage of the delay element of the delay circuit and each stage of the delay element of the oscillation circuit have the same circuit configuration; A data separating circuit comprising:
以下、本発明について実施例に基づいて詳細に説明す
る。第１図は、本発明のデータセパレート回路のブロッ
ク図である。１は電圧制御発振器に入力される制御入力
電圧によりパルス幅が制御されるワンショット回路、２
は位相比較器、３はループフィルタ、４は電圧制御発振
器、５はデータ弁別回路、６はワンショット出力信号７
と基準クロック９のいずれかを選択する為のセレクト回
路、８はセレクト回路の選択信号、10は磁気ディスク装
置からのリードデータ信号、11は電圧制御発振器の制御
電圧、12はデータ弁別器で再生されたリードデータ出力
信号、13は1/N分周器、14はデータ分離のウィンドウ信
号である。リードデータの読取り禁止時には、選択信号
８によりリードデータ基本周期と同一周期のクロック周
期を有する基準クロック９が選択される。この時、電圧
制御発振器４は基準クロック９と同期がとられ、制御電
圧11は電圧制御発振器の発振周波数を基準クロック９の
クロック周波数と一致させるように保たれる。ここでリ
ードデータの読取りを開始し、選択信号８によりワンシ
ョット出力信号７を位相比較器へ入力させると、当然電
圧制御発振器４は、ワンショット出力信号７に追従し、
それに応じた制御電圧11が発生することとなる。Hereinafter, the present invention will be described in detail based on examples. FIG. 1 is a block diagram of a data separation circuit of the present invention. 1 is a one-shot circuit in which a pulse width is controlled by a control input voltage input to a voltage controlled oscillator, 2
Is a phase comparator, 3 is a loop filter, 4 is a voltage controlled oscillator, 5 is a data discrimination circuit, 6 is a one-shot output signal 7
And a select circuit for selecting one of the reference clocks 9, 8 is a select signal of the select circuit, 10 is a read data signal from the magnetic disk drive, 11 is a control voltage of a voltage controlled oscillator, and 12 is a data discriminator for reproduction. The read data output signal, 13 is a 1 / N divider, and 14 is a window signal for data separation. When reading of the read data is prohibited, the selection signal 8 selects the reference clock 9 having the same clock cycle as the read data basic cycle. At this time, the voltage controlled oscillator 4 is synchronized with the reference clock 9, and the control voltage 11 is maintained so that the oscillation frequency of the voltage controlled oscillator matches the clock frequency of the reference clock 9. Here, when reading of the read data is started and the one-shot output signal 7 is input to the phase comparator by the selection signal 8, the voltage-controlled oscillator 4 naturally follows the one-shot output signal 7,
The control voltage 11 corresponding thereto is generated.
第２図は本発明における電圧制御発振器とワンショッ
ト回路の一実施例を示す。電圧制御発振器はＭ段（Ｍは
奇数）のインバータを多段接続したリングオシレータを
基本構成とし、各段インバータの正側電源、負側電源の
各々に電流源が挿入されており、この電流源電流を変化
させることにより、発振周波数を変えている。この電流
源電流は制御電圧11をカレントミラー回路でレベル変換
した電圧で制御される。この時、リングオシレータを構
成するインバータ１段当りの遅延量tdは td＝1/2Mfvco （3.1）式 で与えられる。ここでfvcoは電圧制御発振器の発振周波
数である。FIG. 2 shows an embodiment of the voltage controlled oscillator and the one-shot circuit according to the present invention. The voltage-controlled oscillator basically has a ring oscillator in which M-stage (M is an odd number) inverters are connected in multiple stages, and a current source is inserted into each of a positive power source and a negative power source of each stage inverter. Is changed to change the oscillation frequency. This current source current is controlled by a voltage obtained by level-converting the control voltage 11 by a current mirror circuit. At this time, the delay amount td per inverter of the ring oscillator is given by td = 1 / 2Mfvco (3.1). Here, fvco is the oscillation frequency of the voltage controlled oscillator.
ワンショット回路はＤフリップフロップと遅延回路部
とから成り、遅延回路部は電圧制御発振器を構成するリ
ングオシレータのインバータと同一構成のインバータを
Ｌ段多段接続したものである。The one-shot circuit is composed of a D flip-flop and a delay circuit, and the delay circuit is formed by connecting an L-stage multistage inverter having the same configuration as the inverter of the ring oscillator constituting the voltage-controlled oscillator.
回路構成の同一性から、このインバータ１段当りの遅
延量もやはり（3.1）式と同一とみなせるから、ワンシ
ョット回路パルス幅TAは TA＝Ｌ・td ＝L/2Mfvco （3.2）式 と表わすことができる。Since the delay amount per inverter can be considered to be the same as in the equation (3.1) from the same circuit configuration, the one-shot circuit pulse width TA should be expressed as TA = L · td = L / 2Mfvco (3.2) Can be.
前述したように、読取り禁止時には電圧制御発振器
は、基準クロックFCLKと同期がとられる為、この時の
（3.1）式における遅延量をtd1とすると td1＝1/2Mfo （3.3）式 と表わされる。ここでfoは基準クロックFCLKのクロック
周波数である。この時のワンショットパルス幅TA1は、
（3.2）式より TA1＝L/2Mfo （3.4）式 となる。具体的な例で言えば、データ転送レートが500K
bit/sの磁気ディスク装置においては、リードデータ基
本周期は２μｓとなるから、ワンショットパルス幅とし
ては、その1/4周期に当る500nsのパルス幅が望まれる。
従って例えば、Ｌ＝12、Ｍ＝３、fo＝4MHZとすると、
（3.4）式よりTA1は500nsとなり、所望のパルス幅が得
られることになる。As described above, when reading is prohibited, the voltage controlled oscillator is synchronized with the reference clock FCLK. Therefore, if the delay amount in equation (3.1) at this time is td1, td1 = 1 / 2Mfo (3.3). Here, fo is the clock frequency of the reference clock FCLK. The one-shot pulse width TA1 at this time is
From equation (3.2), TA1 = L / 2Mfo (3.4). To be specific, the data transfer rate is 500K
In a bit / s magnetic disk device, the basic cycle of read data is 2 μs, and therefore, a pulse width of 500 ns corresponding to a quarter cycle thereof is desired as a one-shot pulse width.
Therefore, for example, if L = 12, M = 3, and fo = 4 MHz,
From Equation (3.4), TA1 is 500 ns, and a desired pulse width can be obtained.
一方、データ読取り時においてディスク回転速度にず
れがあり、データ転送レートが正規の500Kbit/sよりも
見掛け上10％高くなった場合を考えてみると、同期状態
にあっては、電圧制御発振器に発振周波数fvcoも10％速
い周波数に追従していると言えるから、この時のワンシ
ョット幅TAは、（3.2）式より TA＝12/2×３×4.4MHZ ＝450ns となり、データ転送レートの変化率に応じた分だけワン
ショットパルス幅も変化する。その結果、ワンショット
パルス幅は、見掛け上リードデータ基本周期が変動して
も、絶えずその基本周期の1/4周期に相当するパルス幅
を有するという関係を保つことになる。このことは、磁
気ディスク装置に回転変動を生じても、位相進み、遅れ
のタイムマージンは均等に割当てられることを意味す
る。On the other hand, consider the case where the disk rotation speed is deviated when reading data and the data transfer rate is apparently 10% higher than the regular 500 Kbit / s. Since it can be said that the oscillation frequency fvco also follows the frequency 10% faster, the one-shot width TA at this time is TA = 12/2 × 3 × 4.4 MHZ = 450 ns according to the equation (3.2), and the data transfer rate changes. The one-shot pulse width also changes by an amount corresponding to the rate. As a result, even if the one-shot pulse width apparently fluctuates, the relationship that the one-shot pulse width always has a pulse width equivalent to a quarter of the basic period is maintained. This means that even if a rotation fluctuation occurs in the magnetic disk device, the time margins for the phase advance and the delay are equally allocated.
以上述べたように、本発明のデータセパレート回路
は、ワンショット回路のパルス幅を電圧制御発振器に入
力される制御入力電圧に応じて補正しうる構成とした
為、ディスク回転変動があってもタイムマージンの増減
に片寄りがなく、最適なタイムマージンが得られる効果
を有する。As described above, the data separation circuit of the present invention has a configuration in which the pulse width of the one-shot circuit can be corrected in accordance with the control input voltage input to the voltage-controlled oscillator, so that the time can be adjusted even if there is a disk rotation fluctuation. There is an effect that there is no deviation in the increase and decrease of the margin and an optimal time margin can be obtained.
第１図は、本発明のデータセパレート回路のブロック
図、第２図は本発明のデータセパレート回路におけるワ
ンショット回路の実施例を示す回路図、第３図は従来例
のワンショット出力とウィンドウ出力のタイミング図で
ある。 １……ワンショット回路 ２……位相比較器 ３……ループフィルタ ４……電圧制御発振器 ５……データ弁別回路 ６……セレクト回路 13……分周器FIG. 1 is a block diagram of a data separating circuit of the present invention, FIG. 2 is a circuit diagram showing an embodiment of a one-shot circuit in the data separating circuit of the present invention, and FIG. 3 is a conventional one-shot output and window output. FIG. DESCRIPTION OF SYMBOLS 1 ... One shot circuit 2 ... Phase comparator 3 ... Loop filter 4 ... Voltage controlled oscillator 5 ... Data discrimination circuit 6 ... Select circuit 13 ... Divider
Claims (1)
するワンショット回路と、 前記ワンショット回路から出力される前記パルス信号
と、フィードバック信号とを位相比較して出力する位相
比較回路と、 前記位相比較回路の出力に基づいて発振周波数を制御し
て、その発振出力を前記フィードバック信号の信号源と
して出力する電圧制御発振器とを有し、 前記電圧制御発振器の発振出力に基づきデータ分離を行
うデータセパレート回路であって、 前記ワンショット回路は、遅延素子をＬ段（Ｌは整数）
接続した遅延回路を有し、かつ前記位相比較回路からの
出力に基づいて前記パルス信号のパルス幅を変更し、 前記電圧制御発振器は、遅延素子をＭ段（Ｍは奇数）接
続したリングオシレータを備えた発振回路を有し、 前記遅延回路の遅延素子の各段と前記発振回路の遅延素
子の各段とはいずれも同一の回路構成からなる ことを特徴とするデータセパレート回路。A one-shot circuit for generating a pulse signal based on a read data signal; a phase comparison circuit for comparing the phase of the pulse signal output from the one-shot circuit with a feedback signal and outputting the feedback signal; A voltage-controlled oscillator that controls the oscillation frequency based on the output of the comparison circuit and outputs the oscillation output as a signal source of the feedback signal, and performs data separation based on the oscillation output of the voltage-controlled oscillator. A circuit, wherein the one-shot circuit includes a delay element in L stages (L is an integer)
A delay circuit connected thereto, and changing a pulse width of the pulse signal based on an output from the phase comparison circuit, wherein the voltage controlled oscillator includes a ring oscillator in which delay elements are connected in M stages (M is an odd number). A data separation circuit, comprising: an oscillation circuit provided, wherein each stage of the delay element of the delay circuit and each stage of the delay element of the oscillation circuit have the same circuit configuration.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042705A JP2789590B2 (en) | 1988-02-25 | 1988-02-25 | Data separation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042705A JP2789590B2 (en) | 1988-02-25 | 1988-02-25 | Data separation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01217766A JPH01217766A (en) | 1989-08-31 |
| JP2789590B2 true JP2789590B2 (en) | 1998-08-20 |
Family
ID=12643480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63042705A Expired - Lifetime JP2789590B2 (en) | 1988-02-25 | 1988-02-25 | Data separation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789590B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0191532A (en) * | 1987-10-02 | 1989-04-11 | Hitachi Ltd | Phase locked loop circuit |
-
1988
- 1988-02-25 JP JP63042705A patent/JP2789590B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01217766A (en) | 1989-08-31 |
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