JPH0758736A - Timing regenerating device - Google Patents
Timing regenerating deviceInfo
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- JPH0758736A JPH0758736A JP5206248A JP20624893A JPH0758736A JP H0758736 A JPH0758736 A JP H0758736A JP 5206248 A JP5206248 A JP 5206248A JP 20624893 A JP20624893 A JP 20624893A JP H0758736 A JPH0758736 A JP H0758736A
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- circuit
- edge
- timing
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Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、映像信号、音声信号を
ディジタル信号に変換して、記録再生するディジタル磁
気記録再生装置の、磁気記録媒体から再生された信号か
らビット位相を検出するタイミング再生装置に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing reproduction for detecting a bit phase from a signal reproduced from a magnetic recording medium of a digital magnetic recording / reproducing apparatus for converting a video signal and an audio signal into a digital signal and recording / reproducing. It relates to the device.
【0002】[0002]
【従来の技術】従来、ディジタル磁気記録再生装置で
は、磁気記録媒体から磁気ヘッドを介して再生された信
号をイコライザ(以下、EQと称す)回路に入力し、記
録再生で劣化した周波数特性を補正する。2. Description of the Related Art Conventionally, in a digital magnetic recording / reproducing apparatus, a signal reproduced from a magnetic recording medium via a magnetic head is input to an equalizer (hereinafter referred to as EQ) circuit to correct frequency characteristics deteriorated by recording / reproducing. To do.
【0003】ここで、前記した周波数特性補正は記録す
るディジタル信号ごとに異なる。例えば、D1デジタル
VTRではスクランブルド−NRZ符号(以下S−NR
Zとする)が用いられている。The frequency characteristic correction described above differs for each digital signal to be recorded. For example, in a D1 digital VTR, a scrambled-NRZ code (hereinafter S-NR
Z) is used.
【0004】S−NRZの場合は、EQ回路で、前記再
生信号をロールオフ率0.3〜1のナイキスト特性に補
正し2値アイパターンを出力し、比較回路で2値アイパ
ターンを識別することで再生ディジタル信号を検出す
る。ここで、EQ回路は積分回路とトランスバーサルフ
ィルタで構成される(積分検出)。In the case of S-NRZ, an EQ circuit corrects the reproduced signal to a Nyquist characteristic with a roll-off rate of 0.3 to 1 and outputs a binary eye pattern, and a comparison circuit identifies the binary eye pattern. Thus, the reproduced digital signal is detected. Here, the EQ circuit is composed of an integrating circuit and a transversal filter (integral detection).
【0005】ところで、近年、高密度ディジタル記録を
達成するため、隣接トラックから再生されるクロストー
ク信号妨害を受けにくい、インターリーブド−NRZI
符号(以下、I−NRZIと称す)が注目を集めてい
る。By the way, in recent years, in order to achieve high-density digital recording, interleaved-NRZI which is less susceptible to interference of crosstalk signals reproduced from adjacent tracks.
The code (hereinafter referred to as I-NRZI) has been attracting attention.
【0006】I−NRZIの場合、EQ回路では、PR
(1,0,−1)に周波数補正され、3値アイパターン
を出力し、2つの比較回路で3値アイパターンを識別す
ることで再生ディジタル信号を検出する。この場合、E
Q回路は積分特性を含まず、磁気記録系の微分特性を積
極的に利用する。In the case of I-NRZI, the EQ circuit uses PR
The frequency is corrected to (1, 0, -1), the ternary eye pattern is output, and the reproduced digital signal is detected by identifying the ternary eye pattern by the two comparison circuits. In this case, E
The Q circuit does not include the integral characteristic and positively utilizes the differential characteristic of the magnetic recording system.
【0007】次に、これら再生ディジタル信号からビッ
ト位相を示す再生クロック(以下、単にクロックとす
る)を発生させるためタイミング再生装置が使用され
る。Next, a timing reproduction device is used to generate a reproduction clock (hereinafter, simply referred to as a clock) indicating a bit phase from these reproduction digital signals.
【0008】以上説明した技術内容は、例えば、日刊工
業新聞社出版の「ディジタルビデオ記録技術」江藤 良
純他著、に詳述されている。The technical contents described above are described in detail, for example, in "Digital Video Recording Technology", published by Nikkan Kogyo Shimbun, by Yoshizumi Eto et al.
【0009】従来のタイミング再生装置の要部ブロック
図を図7に示す。磁気ヘッド1を介して再生されたディ
ジタル信号は、EQ回路2でもって、記録再生で劣化し
た周波数特性が補正され、3値検出を前提としたパーシ
ャルレスポンス波形(特に、ここでは、I−NRZI変
調と共に使用されるPR(1,0,−1)検出について
説明する)にイコライズされて、比較A,B回路13,
23に出力される。ここでは、PR(1,0,−1)を
前提としているため、比較A,B回路13,23の出力
をEX−OR回路(排他的論理和回路)43でEX−O
R(排他的論理和)をとることで、2値データに変換で
きる。また、タイミング再生装置44は、タンク回路4
5、乗算回路46、ローパスフィルタ(以下、LPFと
称す)8、電圧制御発振回路(以下、VCOと称す)9
から構成され、2値データからクロック成分を抜き出
し、再生信号に位相ロックさせることでビットタイミン
グを発生させる構成となっている(例えば、金子尚司著
「PCM通信の技術」産報出版)。FIG. 7 shows a block diagram of a main part of a conventional timing reproducing apparatus. The digital signal reproduced through the magnetic head 1 is corrected by the EQ circuit 2 for the frequency characteristic deteriorated during recording and reproduction, and a partial response waveform (particularly, here, I-NRZI modulation is assumed for three-value detection). Will be used to explain PR (1, 0, -1) detection used together with the comparison A, B circuits 13,
23 is output. Since PR (1, 0, -1) is assumed here, the outputs of the comparison A, B circuits 13 and 23 are EX-O by the EX-OR circuit (exclusive OR circuit) 43.
By taking R (exclusive OR), it can be converted into binary data. In addition, the timing reproduction device 44 includes the tank circuit 4
5, multiplication circuit 46, low-pass filter (hereinafter referred to as LPF) 8, voltage-controlled oscillation circuit (hereinafter referred to as VCO) 9
In this configuration, the clock component is extracted from the binary data and the bit timing is generated by locking the phase with the reproduced signal (for example, Shoji Kaneko's "PCM Communication Technology", Industrial Publication).
【0010】[0010]
【発明が解決しようとする課題】タイミング再生装置を
ICで実現する場合、図7に示すように、位相比較器、
LPF、VCOで構成されるPLL回路が適している。When the timing reproducing device is realized by an IC, as shown in FIG. 7, a phase comparator,
A PLL circuit composed of LPF and VCO is suitable.
【0011】位相比較回路としては、図7に示す乗算回
路タイプよりもエッジ比較タイプのものの方が引き込み
範囲、ロック位相の安定性の面から有利である。なぜな
ら、アナログ乗算器やEX−OR回路を用いるものでは
位相比較特性は三角波比較特性をもち、直線区間はエッ
ジ比較タイプのものの半分である。さらに、位相比較出
力は基準電圧比較することになるので、基準電圧の変動
や入力データの周波数が変化した場合、ロック位相が変
化するという欠点がある。As the phase comparison circuit, the edge comparison type is more advantageous than the multiplication circuit type shown in FIG. 7 in terms of the pull-in range and the stability of the lock phase. This is because in the case of using an analog multiplier or an EX-OR circuit, the phase comparison characteristic has a triangular wave comparison characteristic, and the straight line section is half that of the edge comparison type. Further, since the phase comparison output is compared with the reference voltage, there is a drawback that the lock phase changes when the reference voltage changes or the frequency of the input data changes.
【0012】図8はエッジ比較の位相比較器として広く
使用されている従来の位相比較器を示す。FIG. 8 shows a conventional phase comparator which is widely used as a phase comparator for edge comparison.
【0013】しかしながら、このタイプの位相比較器は
位相差のみならず、周波数も検出するので、エッジに欠
落があるデータ信号には単独では使用できず、エッジの
欠落を補うタンク回路や置換回路を必要とする。しか
も、タンク回路を用いる方法では、信号エッジの欠落が
長く続くと、入力周波数の変動、タンク回路の共振周波
数のばらつき、温度特性により、位相ずれが発生する。However, since this type of phase comparator detects not only the phase difference but also the frequency, it cannot be used alone for a data signal having a missing edge, and a tank circuit or a replacement circuit for compensating for the missing edge is used. I need. In addition, in the method using the tank circuit, if the loss of the signal edge continues for a long time, a phase shift occurs due to fluctuations in the input frequency, variations in the resonance frequency of the tank circuit, and temperature characteristics.
【0014】本発明はかかる点に鑑みてなされたもの
で、簡単な構成で、2値検出、3値検出、または微分検
出、積分検出それぞれの場合に対して、データパターン
に関わらず、データの各エッジと最も近いクロックのエ
ッジとの間の時間差に応じた誤差信号を発生してクロッ
ク周波数、位相を制御し、エッジがない部分ではクロッ
ク位相を保持するタイミング再生装置を提供することを
目的としている。The present invention has been made in view of the above points, and has a simple structure and can detect data regardless of a data pattern for binary detection, ternary detection, or differential detection and integral detection. The purpose of the present invention is to provide a timing recovery device that generates an error signal according to the time difference between each edge and the nearest clock edge to control the clock frequency and phase, and holds the clock phase in the part where there is no edge. There is.
【0015】[0015]
【課題を解決するための手段】上記目的を達成するため
に、本発明のタイミング再生装置は、クロック周期をほ
ぼTとする入力データ信号の入力手段と、前記入力デー
タ信号に同期したクロックを発生する電圧制御発振手段
と、前記入力データ信号の変化点を前エッジとし幅T/
2のパルスを得るT/2エッジパルス発生手段と、前記
入力データ信号の変化点をセット信号とし、電圧制御発
振手段出力の一方の変化点をリセット信号とするSRフ
リップフロップ手段と、上記T/2エッジパルス発生手
段出力信号と前記SRフリップフロップ手段出力信号を
演算する演算手段と、前記演算手段の出力から不要成分
を除去し、その出力で前記電圧制御発振手段の発振周波
数と位相を制御するローパスフィルタ手段とを備えたも
のである。In order to achieve the above object, the timing reproducing apparatus of the present invention generates an input data signal input means having a clock cycle of approximately T and a clock synchronized with the input data signal. Voltage controlled oscillating means and a width T /
T / 2 edge pulse generating means for obtaining two pulses, SR flip-flop means for using the change point of the input data signal as a set signal and one change point of the output of the voltage controlled oscillator means as a reset signal, and the above T / 2-edge pulse generation means output signal and arithmetic operation means for arithmetically operating the SR flip-flop means output signal, and unnecessary components are removed from the output of the arithmetic means, and the output controls the oscillation frequency and phase of the voltage controlled oscillation means. And low-pass filter means.
【0016】[0016]
【作用】上記の構成により、本発明のタイミング再生装
置は、T/2エッジパルス発生手段出力信号とSRフリ
ップフロップ手段出力信号を演算手段で演算して、T/
2エッジパルス発生手段出力信号の後エッジと上記電圧
制御発振手段出力の一方の変化点の間にだけ位相差に応
じた信号を出力する構成となっている。With the above structure, the timing reproducing apparatus of the present invention calculates the T / 2 edge pulse generating means output signal and the SR flip-flop means output signal by the calculating means to obtain T /
A signal corresponding to the phase difference is output only between the trailing edge of the output signal of the two-edge pulse generation means and one change point of the output of the voltage controlled oscillation means.
【0017】また、3値検出を前提としたパーシャルレ
スポンス波形に対しては、2つの比較手段出力に対し、
それぞれT/2エッジパルス発生手段、SRフリップフ
ロップ手段、演算手段を設け、2つの演算手段出力を加
算し平均化することで、3値アイパターンの性質、即
ち、上側と下側のアイパターンが対で存在し、前記2つ
のPCから出力される位相誤差が検出すべき真のビット
同期位置に対して、大きさが同一で位相誤差方向が互い
に逆方向のオフセットをもつという性質から、ビット同
期位置を正確に検出することができる。Further, for the partial response waveform premised on ternary detection, for the outputs of the two comparison means,
By providing T / 2 edge pulse generating means, SR flip-flop means, and calculating means respectively, and adding and averaging the outputs of the two calculating means, the property of the ternary eye pattern, that is, the upper and lower eye patterns are Due to the nature that the phase errors output from the two PCs are present in pairs and have the same magnitude and opposite phase error directions with respect to the true bit synchronization position to be detected, The position can be detected accurately.
【0018】[0018]
【実施例】以下、本発明のタイミング再生装置の実施例
について、図面を参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the timing reproducing apparatus of the present invention will be described below with reference to the drawings.
【0019】図1は本発明の第1の実施例におけるタイ
ミング再生装置の要部ブロック図であって、2値検出信
号でクロック信号を再生する場合の例である。FIG. 1 is a block diagram of a main part of a timing reproducing apparatus according to the first embodiment of the present invention, which is an example in which a clock signal is reproduced by a binary detection signal.
【0020】磁気ヘッド1を介して再生されたディジタ
ル信号は、EQ回路2でもって、2値検出を前提とした
波形にイコライズされる。比較回路3では、EQ回路2
から出力された信号の中心レベルに識別レベルを設け、
2値データを出力する。The digital signal reproduced through the magnetic head 1 is equalized by the EQ circuit 2 into a waveform on the premise of binary detection. In the comparison circuit 3, the EQ circuit 2
The identification level is provided at the center level of the signal output from
Output binary data.
【0021】T/2エッジパルス発生回路4は比較回路
3出力の変化点(すなわち、立ち上がりと立ち下がりの
両エッジ)で立ち下がる、幅がほぼT/2で一定のパル
スを発生する。The T / 2 edge pulse generation circuit 4 generates a constant pulse having a width of approximately T / 2 and falling at a change point of the output of the comparison circuit 3 (that is, both rising and falling edges).
【0022】次に、エッジトリガSR−フリップフロッ
プ(以下、SR−FFと称す)5はT/2エッジパルス
発生回路4出力の前エッジでセットされ、遅延補正回路
10で所定時間遅延されたVCO9出力の一方のエッジ
でリセットされる。演算回路6は、T/2パルス発生回
路4出力とエッジトリガSR−FF5出力を入力とし、
両信号の後ろエッジの位相差(時間差)に応じた信号を
発生する。そして、ディジタル量である演算回路6出力
はチャージポンプ回路7に接続され、アナログ量に変換
される。LPF8はチャージポンプ回路7出力を積分し
て不要成分を除去し、その出力でVCO9の発振周波数
と位相を制御する。Next, the edge trigger SR-flip-flop (hereinafter referred to as SR-FF) 5 is set at the front edge of the output of the T / 2 edge pulse generation circuit 4, and the VCO 9 delayed by the delay correction circuit 10 for a predetermined time. Reset on one edge of output. The arithmetic circuit 6 receives the output of the T / 2 pulse generation circuit 4 and the output of the edge trigger SR-FF5,
A signal corresponding to the phase difference (time difference) of the rear edges of both signals is generated. The output of the arithmetic circuit 6 which is a digital quantity is connected to the charge pump circuit 7 and converted into an analog quantity. The LPF 8 integrates the output of the charge pump circuit 7 to remove unnecessary components, and controls the oscillation frequency and phase of the VCO 9 with the output.
【0023】なお、遅延補正回路10はデータのエッジ
位置がT/2エッジパルス発生回路4でT/2遅延する
のを補正するもので、特に、IC化に際し、T/2エッ
ジパルス発生回路4と遅延補正回路10の遅延特性を同
じにすると、遅延特性のばらつき、温度特性は完全に補
償される。さらに、遅延補償回路10の遅延時間を調整
することにより、データとクロックのタイミングを完全
に一致させることができる。The delay correction circuit 10 corrects the data edge position being delayed by T / 2 in the T / 2 edge pulse generation circuit 4, and particularly when the IC is formed, the T / 2 edge pulse generation circuit 4 is used. When the delay characteristics of the delay correction circuit 10 are the same, variations in delay characteristics and temperature characteristics are completely compensated. Furthermore, by adjusting the delay time of the delay compensating circuit 10, the timings of data and clock can be perfectly matched.
【0024】その結果、出力端子11から出力されるデ
ータにタイミングが一致したクロックが出力端子12か
ら出力される。As a result, a clock whose timing matches the data output from the output terminal 11 is output from the output terminal 12.
【0025】図2は第1の実施例におけるタイミング再
生装置の動作タイミングを示す波形図である。FIG. 2 is a waveform diagram showing the operation timing of the timing reproducing apparatus in the first embodiment.
【0026】図2において、(a)はEQ回路2から出
力された2値アイパターンであり、(b)は比較回路3
から出力されるデータ、(c)はT/2エッジパルス検
出回路4の出力、(d)は遅延補正回路10で遅延した
VCO9の出力、(e)はエッジトリガRS−FF5の
出力、(f),(g)は演算回路6出力であって、エッ
ジトリガRS−FF5出力の後ろエッジがT/2エッジ
パルス検出回路4出力の後ろエッジより後ろにあるとき
(f)に出力が発生し、エッジトリガRS−FF5出力
の後ろエッジがT/2エッジパルス検出回路4出力の後
ろエッジより前にあるとき(g)に出力が発生する。In FIG. 2, (a) is a binary eye pattern output from the EQ circuit 2, and (b) is a comparison circuit 3.
Output from the T / 2 edge pulse detection circuit 4, (d) output of the VCO 9 delayed by the delay correction circuit 10, (e) output of the edge trigger RS-FF 5, (f) ) And (g) are outputs of the arithmetic circuit 6, and when the rear edge of the edge trigger RS-FF5 output is behind the rear edge of the output of the T / 2 edge pulse detection circuit 4, an output is generated at (f), An output is generated when the rear edge of the output of the edge trigger RS-FF5 is before the rear edge of the output of the T / 2 edge pulse detection circuit 4 (g).
【0027】図3はエッジトリガSR−FF5と演算回
路6の具体回路例を示すもので、エッジトリガSR−F
F5は、遅延インバータ(必要に応じて容量を有する)
と、NANDによるエッジ検出回路と、2つのNAND
によるSR−FFとで構成でき、演算回路6は基本的に
は一方の極性を反転させるインバータとAND回路で構
成できる。FIG. 3 shows a concrete circuit example of the edge trigger SR-FF5 and the arithmetic circuit 6, and the edge trigger SR-F.
F5 is a delay inverter (having a capacity if necessary)
And an edge detection circuit using NAND and two NANDs
The SR-FF according to the above, and the arithmetic circuit 6 can basically be constituted by an inverter for inverting one polarity and an AND circuit.
【0028】ただし、エッジトリガSR−FF5による
T/2エッジパルスの前エッジの遅れにより、演算回路
6の一方の出力に不要な出力が現われるので、これを除
去するため、遅延インバータでT/2エッジパルスの前
エッジを遅らせている。However, an unnecessary output appears in one output of the arithmetic circuit 6 due to the delay of the leading edge of the T / 2 edge pulse by the edge trigger SR-FF5. The leading edge of the edge pulse is delayed.
【0029】ここで、演算回路6のAND回路はSR−
FF出力の後ろエッジがエッジパルス発生回路出力の後
ろエッジより後ろにあるときのみ両入力がHigh,H
ighとなってHighを出力(f出力)し、NOR回
路はSR−FF出力の後ろエッジがエッジパルス発生回
路出力の後ろエッジより前にあるときのみ両入力がHi
gh,HighとなってHighを出力(g出力)す
る。Here, the AND circuit of the arithmetic circuit 6 is SR-
Both inputs are High, H only when the trailing edge of the FF output is after the trailing edge of the output of the edge pulse generation circuit.
The NOR circuit outputs High (f output), and the NOR circuit outputs Hi only when both the rear edge of the SR-FF output is before the rear edge of the output of the edge pulse generation circuit.
It becomes gh and High and outputs High (g output).
【0030】図4は本発明の第2の実施例におけるタイ
ミング再生装置の要部ブロック図であって、3値検出信
号でクロック信号を再生する場合の例である。FIG. 4 is a block diagram of a main part of a timing reproducing apparatus according to the second embodiment of the present invention, which is an example in which a clock signal is reproduced by a ternary detection signal.
【0031】磁気ヘッド1を介して再生されたディジタ
ル信号は、EQ回路2でもって、3値検出、即ち、PR
(1,0,−1)検出を前提とした波形にイコライズさ
れる。比較A回路13、比較B回路23では、EQ回路
2から出力された信号の中心レベルから上側と下側に識
別レベルを設け、それぞれ識別を行い、2つの2値デー
タを出力する。The digital signal reproduced through the magnetic head 1 is detected by the EQ circuit 2 in three values, that is, PR.
The waveform is equalized assuming (1, 0, -1) detection. In the comparison A circuit 13 and the comparison B circuit 23, discrimination levels are provided above and below the center level of the signal output from the EQ circuit 2, respectively discriminates and outputs two binary data.
【0032】同一構成のT/2エッジパルス検出回路1
4,24は、比較A回路13,比較B回路23出力の変
化点(すなわち、立ち上がりと立ち下がりの両エッジ)
で立ち下がる、幅がほぼT/2のパルスを発生する。T / 2 edge pulse detection circuit 1 having the same structure
Reference numerals 4 and 24 denote change points of the outputs of the comparison A circuit 13 and the comparison B circuit 23 (that is, both rising and falling edges).
A pulse having a width of approximately T / 2, which falls at, is generated.
【0033】次に、エッジトリガSR−FF15,25
はT/2エッジパルス発生回路14,24出力の前エッ
ジでそれぞれセットされ、遅延補正回路10で所定時間
遅延されたVCO9出力の一方のエッジでリセットされ
る。演算回路16,26は、T/2エッジパルス発生回
路14,24出力とエッジトリガSR−FF15,25
出力を入力とし、両信号の後ろエッジの位相差(時間
差)に応じた信号を発生する。そして、ディジタル量で
ある演算回路16,26出力はチャージポンプ回路1
7,27に接続され、アナログ量に変換され、加算回路
18でアナログ的に加算される。LPF8は加算回路1
8出力を積分して不要成分を除去し、その出力でVCO
9の発振周波数と位相を制御する。Next, the edge trigger SR-FF 15, 25
Are set at the front edges of the outputs of the T / 2 edge pulse generation circuits 14 and 24, respectively, and are reset at one edge of the VCO 9 output delayed by the delay correction circuit 10 for a predetermined time. The arithmetic circuits 16 and 26 output the T / 2 edge pulse generation circuits 14 and 24 and the edge trigger SR-FF 15 and 25, respectively.
The output is used as an input and a signal is generated according to the phase difference (time difference) of the rear edges of both signals. The outputs of the arithmetic circuits 16 and 26, which are digital quantities, are the charge pump circuit 1.
7 and 27, converted into an analog amount, and added in an analog manner in the adder circuit 18. LPF8 is addition circuit 1
8 outputs are integrated to remove unnecessary components, and VCO
9 controls the oscillation frequency and phase.
【0034】なお、T/2エッジパルス発生回路14,
24の遅延特性に合わせて遅延補正回路10で遅延特性
が補償されるのは図1の場合と同様である。The T / 2 edge pulse generation circuit 14,
As in the case of FIG. 1, the delay characteristic is compensated by the delay correction circuit 10 according to the delay characteristic of 24.
【0035】その結果、データ検出回路19を介して出
力端子11から出力されるデータにタイミングが一致し
たクロックが出力端子12から出力される。As a result, a clock whose timing matches the data output from the output terminal 11 via the data detection circuit 19 is output from the output terminal 12.
【0036】図5は第2の実施例におけるタイミング再
生装置の動作タイミングを示す波形図である。FIG. 5 is a waveform diagram showing the operation timing of the timing reproducing apparatus in the second embodiment.
【0037】図5において、(a)はEQ回路2から出
力された3値アイパターンであり、(b1),(b2)
は比較A回路13,比較B回路23から出力されるデー
タ、(c1),(c2)はT/2エッジパルス検出回路
14,24の出力、(d)は遅延補正回路10で遅延し
たVCO9の出力、(e1),(e2)はエッジトリガ
RS−FF15,25の出力、(f1),(g1)は演
算回路16の出力、(f2),(g2)は演算回路26
の出力である。In FIG. 5, (a) is a ternary eye pattern output from the EQ circuit 2, and (b1) and (b2).
Is the data output from the comparison A circuit 13 and the comparison B circuit 23, (c1) and (c2) are the outputs of the T / 2 edge pulse detection circuits 14 and 24, and (d) is the VCO 9 delayed by the delay correction circuit 10. Outputs, (e1) and (e2) are outputs of the edge trigger RS-FFs 15 and 25, (f1) and (g1) are outputs of the arithmetic circuit 16, and (f2) and (g2) are arithmetic circuits 26.
Is the output of.
【0038】同図(a)のデータは(1,0,−1,
1,0,−1)を示している。3値微分信号では0を介
して−1または1への変化と、−1から1、1から−1
へ0を介さない変化が存在する。0を介さない変化の場
合、比較A回路13と比較B回路23で検出されたエッ
ジの間隔がT/2以下となる。このため、T/2エッジ
パルスが同一時間内に重なる。また、条件によっては
(f1),(f2)および(g1),(g2)が同時に
出力される。この問題を解決するため、T/2エッジパ
ルス発生回路、エッジトリガSR−FF、演算回路を2
組設けて、得られた出力をアナログ的に加算することで
解決している。The data shown in FIG. 9A is (1, 0, -1,
1, 0, -1) is shown. In the case of a three-valued differential signal, change from -1 to 1 through 0 and -1 to 1, 1 to -1
There is a non-zero change. In the case of a change not involving 0, the interval between the edges detected by the comparison A circuit 13 and the comparison B circuit 23 is T / 2 or less. Therefore, the T / 2 edge pulses overlap in the same time. Further, depending on the conditions, (f1), (f2) and (g1), (g2) are simultaneously output. In order to solve this problem, a T / 2 edge pulse generator circuit, an edge trigger SR-FF, and an arithmetic circuit are used.
The problem is solved by providing a pair and adding the obtained outputs in an analog manner.
【0039】同図は正確に位相同期した状態を示し、
(f1+f2)と(g1+g2)の出力の平均値は等し
く、チャージポンプ回路とLPFで平均化すると、誤差
信号は零となり、安定状態にあることがわかる。The figure shows the state of accurate phase synchronization,
It can be seen that the average values of the outputs of (f1 + f2) and (g1 + g2) are equal, and when they are averaged by the charge pump circuit and the LPF, the error signal becomes zero and is in a stable state.
【0040】よって、本発明のタイミング再生装置によ
れば、正確な位相誤差が常に得られる。Therefore, according to the timing reproducing apparatus of the present invention, an accurate phase error can always be obtained.
【0041】図6は本発明の第3の実施例におけるタイ
ミング再生装置の要部ブロック図であって、I−NRZ
Iに対し、データとクロック位相を正確に一致させるこ
とのできる構成例である。FIG. 6 is a block diagram showing the main part of a timing reproducing apparatus according to the third embodiment of the present invention, which is I-NRZ.
This is a configuration example in which the data and the clock phase can be accurately matched with respect to I.
【0042】図6において、31,32はT/2時間の
遅延量を有するアナログ遅延回路である。ここで、T/
2エッジパルスの発生はアナログ遅延回路31の入出力
に対し比較A回路33,34、比較B回路35,36を
設け、比較A回路33,34出力をEX−ORするEX
−OR回路37、比較B回路35,36出力をEX−O
RするEX−OR回路38で行う。In FIG. 6, reference numerals 31 and 32 are analog delay circuits having a delay amount of T / 2 hours. Where T /
To generate the two-edge pulse, the comparison A circuits 33 and 34 and the comparison B circuits 35 and 36 are provided for the input and output of the analog delay circuit 31, and the outputs of the comparison A circuits 33 and 34 are EX-ORed.
-OR circuit 37, comparison B circuits 35 and 36 outputs EX-O
This is performed by the EX-OR circuit 38 for R.
【0043】ところで、I−NRZIの場合、データ検
出はEQ回路出力とそれをT時間遅延した信号を加算し
て行う必要がある。加算回路39はEQ回路2出力と遅
延回路31,32でT時間遅延した信号を加算し、比較
A,B回路40,41で3値検出し、EX−OR回路4
2で2値データに変換して出力端子12から出力する。By the way, in the case of I-NRZI, it is necessary to detect the data by adding the EQ circuit output and the signal delayed by T time. The adder circuit 39 adds the output of the EQ circuit 2 and the signals delayed by the time T in the delay circuits 31 and 32, detects three values in the comparison A and B circuits 40 and 41, and the EX-OR circuit 4
It is converted into binary data at 2 and output from the output terminal 12.
【0044】この場合、EQ回路2出力に対し、データ
及びT/2エッジパルスはそれぞれT/2時間遅れてい
るので、タイミングは一致し、補正の必要はない。In this case, since the data and the T / 2 edge pulse are delayed by T / 2 time with respect to the output of the EQ circuit 2, the timings match and no correction is required.
【0045】[0045]
【発明の効果】以上述べてきたように、本発明のタイミ
ング再生装置によれば、再生データ信号の形態が2値検
出、3値検出、または微分検出、積分検出を問わず、さ
らにデータパターンに関わらず、信号エッジと最も近い
クロックエッジ間の時間差に応じた正確な位相誤差信号
が得られ、安定なクロックを発生することができる。ま
た、IC化にも適し、位相比較部はほぼすべてICに内
蔵できる。As described above, according to the timing reproducing apparatus of the present invention, regardless of whether the form of the reproduced data signal is binary detection, ternary detection, differential detection, or integral detection, a data pattern is generated. Regardless, an accurate phase error signal according to the time difference between the signal edge and the closest clock edge can be obtained, and a stable clock can be generated. Also, it is suitable for integration into an IC, and almost all the phase comparison parts can be built in the IC.
【図1】本発明の第1の実施例におけるタイミング再生
装置の構成を示す要部ブロック図FIG. 1 is a block diagram of a main part showing a configuration of a timing reproduction device according to a first embodiment of the present invention.
【図2】同第1の実施例におけるタイミング再生装置の
動作タイミングを示す波形図FIG. 2 is a waveform diagram showing the operation timing of the timing reproducing apparatus in the first embodiment.
【図3】同第1の実施例におけるT/2エッジパルス発
生回路と演算回路の内部構成を示すブロック図FIG. 3 is a block diagram showing an internal configuration of a T / 2 edge pulse generation circuit and an arithmetic circuit in the first embodiment.
【図4】本発明の第2の実施例におけるタイミング再生
装置の構成を示す要部ブロック図FIG. 4 is a principal block diagram showing the configuration of a timing reproducing device according to a second embodiment of the present invention.
【図5】同第2の実施例におけるタイミング再生装置の
動作タイミングを示す波形図FIG. 5 is a waveform diagram showing the operation timing of the timing reproducing apparatus in the second embodiment.
【図6】本発明の第3の実施例におけるタイミング再生
装置の構成を示す要部ブロック図FIG. 6 is a principal block diagram showing the configuration of a timing reproduction device according to a third embodiment of the present invention.
【図7】従来のタイミング再生装置の一例の構成を示す
要部ブロック図FIG. 7 is a principal block diagram showing the configuration of an example of a conventional timing reproduction device.
【図8】従来のエッジ比較方式の位相比較器の例を示す
回路図FIG. 8 is a circuit diagram showing an example of a conventional edge comparator type phase comparator.
1 磁気ヘッド 2 EQ回路 3 比較回路 4,14,24 T/2エッジパルス発生回路 5,15,25 エッジトリガSR−FF回路 6,16,26 演算回路 7,17,27 チャージポンプ回路 8 LPF 9 VCO 10 遅延回路 11 クロックの出力端子 12 データの出力端子 13,33,34,40 比較A回路 18,39 加算回路 19 データ検出回路 23,35,36,41 比較B回路 31,32 アナログ遅延回路 37,38,42,43 EX−OR回路 44 タイミング再生装置 45 タンク回路 46 乗算回路 DESCRIPTION OF SYMBOLS 1 magnetic head 2 EQ circuit 3 comparison circuit 4,14,24 T / 2 edge pulse generation circuit 5,15,25 edge trigger SR-FF circuit 6,16,26 arithmetic circuit 7,17,27 charge pump circuit 8 LPF 9 VCO 10 delay circuit 11 clock output terminal 12 data output terminal 13, 33, 34, 40 comparison A circuit 18, 39 adder circuit 19 data detection circuit 23, 35, 36, 41 comparison B circuit 31, 32 analog delay circuit 37 , 38, 42, 43 EX-OR circuit 44 Timing recovery device 45 Tank circuit 46 Multiplier circuit
Claims (4)
信号の入力手段と、 前記入力データ信号に同期させるクロックを発生する電
圧制御発振手段と、 前記入力データ信号の変化点を前エッジとし幅T/2の
パルスを得るT/2エッジパルス発生手段と、 前記入力データ信号の変化点をセット信号とし、前記電
圧制御発振手段出力の一方の変化点をリセット信号とす
るSRフリップフロップ手段と、 上記T/2エッジパルス発生手段出力信号と前記SRフ
リップフロップ手段出力信号を演算して、前記T/2エ
ッジパルス発生手段出力信号の後エッジと上記電圧制御
発振手段出力の一方の変化点の位相差に応じた信号を出
力する演算手段と、 前記演算手段の出力から不要成分を除去し,その出力で
前記電圧制御発振手段の発振周波数と位相を制御するロ
ーパスフィルタ手段と、から構成されたことを特徴とす
るタイミング再生装置。1. An input data signal input means having a clock cycle of approximately T, a voltage controlled oscillating means for generating a clock synchronized with the input data signal, and a width T having a change point of the input data signal as a front edge. T / 2 edge pulse generating means for obtaining a pulse of / 2, SR flip-flop means for setting a change point of the input data signal as a set signal and one change point of the output of the voltage controlled oscillation means as a reset signal, The phase difference between the trailing edge of the T / 2 edge pulse generating means output signal and one change point of the voltage controlled oscillation means output is calculated by calculating the output signal of the T / 2 edge pulse generating means and the output signal of the SR flip-flop means. And an oscillating frequency and a phase of the voltage controlled oscillating means by removing unnecessary components from the output of the operating means. The timing reproducing apparatus comprising: the low-pass filter means for controlling, that is constructed from.
変換して、記録再生するディジタル磁気記録再生装置
の、磁気記録媒体から再生されたクロック周期をほぼT
とするデータ信号を3値検出を前提としたパーシャルレ
スポンス波形にイコライズするイコライザ手段と、 前記データ信号に同期させるクロックを発生する電圧制
御発振手段と、 前記イコライザ手段出力を識別する第1,第2の比較手
段と、 前記第1,第2の比較手段の出力のそれぞれの変化点を
前エッジとし幅T/2のパルスを得る第1,第2のT/
2エッジパルス発生手段と、 前記第1,第2の比較手段の出力のそれぞれの変化点を
セット信号とし、上記電圧制御発振手段出力の一方の変
化点をリセット信号とする第1,第2のSRフリップフ
ロップ手段と、 上記第1,第2のT/2エッジパルス発生手段出力信号
と前記第1,第2のSRフリップフロップ手段出力信号
を演算して、T/2エッジパルス発生手段出力信号の後
エッジと上記電圧制御発振手段出力信号の一方の変化点
の位相差に応じた電圧を出力する第1,第2の演算手段
と、 前記第1,第2の演算手段の出力を加算する加算手段
と、 前記加算手段の出力から不要成分を除去し,その出力で
前記電圧制御発振手段の発振周波数と位相を制御するロ
ーパスフィルタ手段と、から構成されたことを特徴とす
るタイミング再生装置。2. A clock cycle reproduced from a magnetic recording medium of a digital magnetic recording / reproducing apparatus for converting a video signal and an audio signal into a digital signal and recording / reproducing the signal is approximately T.
Equalizer means for equalizing a data signal to be a partial response waveform on the premise of ternary detection, voltage controlled oscillating means for generating a clock for synchronizing with the data signal, and first, second identifying the output of the equalizer means. And the first and second T / s for obtaining a pulse having a width of T / 2 with the changing points of the outputs of the first and second comparing means as front edges.
The two edge pulse generation means and the first and second change points of the outputs of the first and second comparison means are set signals, and one change point of the output of the voltage controlled oscillation means is a reset signal. SR flip-flop means, the first and second T / 2 edge pulse generating means output signals, and the first and second SR flip-flop means output signals are calculated, and T / 2 edge pulse generating means output signals The outputs of the first and second calculating means and the first and second calculating means for outputting a voltage according to the phase difference between the trailing edge and one of the changing points of the output signal of the voltage controlled oscillation means are added. A timing recovery device comprising: an addition means; and a low-pass filter means for removing an unnecessary component from the output of the addition means and controlling the oscillation frequency and phase of the voltage controlled oscillation means with the output. Place
リップフロップのリセット信号とする遅延手段を設ける
ことにより、T/2エッジパルス幅の変動を補償するこ
とを特徴とする請求項1または2に記載のタイミング再
生装置。3. The T / 2 edge pulse width variation is compensated by providing delay means for delaying the output of the voltage controlled oscillator means to be a reset signal of the SR flip-flop. The timing playback device described in.
イザ手段出力をT/2時間遅延する第1のアナログ遅延
器と、前記第1のアナログ遅延器の入力信号を3値検出
する第1,第2の比較手段と、前記第1のアナログ遅延
器の出力信号を3値検出する第3,第4の比較手段と、
前記第1,第3の比較手段の出力の排他的論理和をとる
第1の排他的論理和手段と、前記第2,第4の比較手段
の出力の排他的論理和をとる第2の排他的論理和手段と
で構成し、 クロック出力のタイミングが前記第1のアナログ遅延器
の入力信号と前記第1のアナログ遅延器の出力信号を更
にT/2時間遅延する第2のアナログ遅延手段出力の加
算信号から得られるデータ出力に対し一致させることを
特徴とする請求項3に記載のタイミング再生装置。4. The T / 2 edge pulse generation means includes a first analog delay device for delaying the output of the equalizer means for T / 2 time, and a first and a third detection device for detecting an input signal of the first analog delay device. Second comparing means, third and fourth comparing means for ternary detecting the output signal of the first analog delay device,
A first exclusive OR means for taking an exclusive OR of the outputs of the first and third comparing means, and a second exclusive OR for taking an exclusive OR of the outputs of the second and fourth comparing means. Second analog delay means output for further delaying the input signal of the first analog delay element and the output signal of the first analog delay element by T / 2 time with respect to the clock output timing. 4. The timing reproducing device according to claim 3, wherein the timing reproduction device matches the data output obtained from the addition signal of.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5206248A JPH0758736A (en) | 1993-08-20 | 1993-08-20 | Timing regenerating device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5206248A JPH0758736A (en) | 1993-08-20 | 1993-08-20 | Timing regenerating device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0758736A true JPH0758736A (en) | 1995-03-03 |
Family
ID=16520194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5206248A Pending JPH0758736A (en) | 1993-08-20 | 1993-08-20 | Timing regenerating device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0758736A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6453431B1 (en) * | 1999-07-01 | 2002-09-17 | International Business Machines Corporation | System technique for detecting soft errors in statically coupled CMOS logic |
WO2004066300A1 (en) * | 2003-01-21 | 2004-08-05 | Samsung Electronics Co., Ltd. | Apparatus to generate a bit clock and a method of generating the bit clock |
-
1993
- 1993-08-20 JP JP5206248A patent/JPH0758736A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US6453431B1 (en) * | 1999-07-01 | 2002-09-17 | International Business Machines Corporation | System technique for detecting soft errors in statically coupled CMOS logic |
WO2004066300A1 (en) * | 2003-01-21 | 2004-08-05 | Samsung Electronics Co., Ltd. | Apparatus to generate a bit clock and a method of generating the bit clock |
US7242658B2 (en) | 2003-01-21 | 2007-07-10 | Samsung Electronics Co., Ltd. | Apparatus to generate a bit clock and a method of generating the bit clock |
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