JPH09200004A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH09200004A JPH09200004A JP8005905A JP590596A JPH09200004A JP H09200004 A JPH09200004 A JP H09200004A JP 8005905 A JP8005905 A JP 8005905A JP 590596 A JP590596 A JP 590596A JP H09200004 A JPH09200004 A JP H09200004A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- H—ELECTRICITY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
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- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】低電源電圧時も高速動作するレベル変換回路を
提供する。 【解決手段】エミッタフォロワ部101,振幅拡大部1
02,レベル変換部103とから大きく構成されてい
る。さらに、振幅拡大部102は、Nチャネル型MOS
トランジスタM1のゲートが節点001に接続され、ド
レインの接続節点002が抵抗R2を介して高位側電源
端子VCCに接続され、ソースが節点004に接続さ
れ、Nチャネル型MOSトランジスタM2のベースが基
準電源端子VRに接続され、ドレインの接続節点003
が抵抗R3を介して高位側電源端子VCCに接続され、
ソースが節点004に接続され、NPNトランジスタQ
4のベースが基準電源端子VCSIに接続され、コレク
タが節点004に接続され、エミッタが抵抗R4を介し
て第1の低位側電源端子GND1に接続された構成の差
動増幅器である。
提供する。 【解決手段】エミッタフォロワ部101,振幅拡大部1
02,レベル変換部103とから大きく構成されてい
る。さらに、振幅拡大部102は、Nチャネル型MOS
トランジスタM1のゲートが節点001に接続され、ド
レインの接続節点002が抵抗R2を介して高位側電源
端子VCCに接続され、ソースが節点004に接続さ
れ、Nチャネル型MOSトランジスタM2のベースが基
準電源端子VRに接続され、ドレインの接続節点003
が抵抗R3を介して高位側電源端子VCCに接続され、
ソースが節点004に接続され、NPNトランジスタQ
4のベースが基準電源端子VCSIに接続され、コレク
タが節点004に接続され、エミッタが抵抗R4を介し
て第1の低位側電源端子GND1に接続された構成の差
動増幅器である。
Description
【0001】
【発明の属する技術分野】本発明はレベル変換回路に関
し、特にECLレベルまたはCMLレベルの信号をMO
Sレベルの信号に変換するレベル変換回路に関する。
し、特にECLレベルまたはCMLレベルの信号をMO
Sレベルの信号に変換するレベル変換回路に関する。
【0002】
【従来の技術】従来、この種のレベル変換回路は、LS
Iチップ間またはLSIチップ内回路間の入出力部にお
いて、ECLレベルまたはCMLレベルの信号をMOS
レベルの信号に変換するために用いられてきた。たとえ
ば、図2は、従来のレベル変換回路の1例を示す回路図
である。
Iチップ間またはLSIチップ内回路間の入出力部にお
いて、ECLレベルまたはCMLレベルの信号をMOS
レベルの信号に変換するために用いられてきた。たとえ
ば、図2は、従来のレベル変換回路の1例を示す回路図
である。
【0003】図2を参照すると、この従来のレベル変換
回路は、エミッタフォロワ部101,振幅拡大部10
2,レベル変換部103とから大きく構成され、エミッ
タフォロワ部101は、NPNトランジスタQ1のベー
スが入力端子INに接続され、コレクタが高位側電源端
子VCCに接続され、エミッタの接続節点001が抵抗
R1を介して第1の低位側電源端子GND1に接続され
た構成のエミッタフォロワである。
回路は、エミッタフォロワ部101,振幅拡大部10
2,レベル変換部103とから大きく構成され、エミッ
タフォロワ部101は、NPNトランジスタQ1のベー
スが入力端子INに接続され、コレクタが高位側電源端
子VCCに接続され、エミッタの接続節点001が抵抗
R1を介して第1の低位側電源端子GND1に接続され
た構成のエミッタフォロワである。
【0004】振幅拡大部102は、NPNトランジスタ
Q2のベースが節点001に接続され、コレクタの接続
節点002が抵抗R2を介して高位側電源端子VCCに
接続され、エミッタが節点004に接続され、NPNト
ランジスタQ3のベースが基準電源端子VRに接続さ
れ、コレクタの接続節点003が抵抗R3を介して高位
側電源端子VCCに接続され、エミッタが節点004に
接続され、NPNトランジスタQ4のベースが基準電源
端子VCSIに接続され、コレクタが節点004に接続
され、エミッタが抵抗R4を介して第1の低位側電源端
子GND1に接続された構成の差動増幅器である。
Q2のベースが節点001に接続され、コレクタの接続
節点002が抵抗R2を介して高位側電源端子VCCに
接続され、エミッタが節点004に接続され、NPNト
ランジスタQ3のベースが基準電源端子VRに接続さ
れ、コレクタの接続節点003が抵抗R3を介して高位
側電源端子VCCに接続され、エミッタが節点004に
接続され、NPNトランジスタQ4のベースが基準電源
端子VCSIに接続され、コレクタが節点004に接続
され、エミッタが抵抗R4を介して第1の低位側電源端
子GND1に接続された構成の差動増幅器である。
【0005】レベル変換部103は、Pチャネル型MO
SトランジスタP1のゲートが節点003に接続され、
ソースが高位側電源端子VCCに接続され、ドレインが
節点006に接続され、Pチャネル型MOSトランジス
タP2のゲートが節点002に接続され、ソースが高位
側電源端子VCCに接続され、ドレインが出力端子OU
Tに接続され、Nチャネル型MOSトランジスタN1の
ゲート及びドレインが節点006に接続され、ソースが
第2の低位側電源端子GND2に接続され、Nチャネル
型MOSトランジスタN2のゲートが節点006に接続
され、ソースが第2の低位側電源端子GND2に接続さ
れ、ドレインが出力端子OUTに接続された構成のレベ
ル変換部である。
SトランジスタP1のゲートが節点003に接続され、
ソースが高位側電源端子VCCに接続され、ドレインが
節点006に接続され、Pチャネル型MOSトランジス
タP2のゲートが節点002に接続され、ソースが高位
側電源端子VCCに接続され、ドレインが出力端子OU
Tに接続され、Nチャネル型MOSトランジスタN1の
ゲート及びドレインが節点006に接続され、ソースが
第2の低位側電源端子GND2に接続され、Nチャネル
型MOSトランジスタN2のゲートが節点006に接続
され、ソースが第2の低位側電源端子GND2に接続さ
れ、ドレインが出力端子OUTに接続された構成のレベ
ル変換部である。
【0006】次に、図2を参照して、この従来のレベル
変換回路の動作を説明する。
変換回路の動作を説明する。
【0007】入力端子INに高位側電源電位と同じCM
L(Current Mode Logic)レベルの
ハイレベルが入力された場合、その信号はエミッタフォ
ロワ部101によりNPNトランジスタのベース−エミ
ッタ間オン電圧だけレベルシフトされ、振幅拡大部10
2の入力である接点001に入力され、NPNトランジ
スタQ2がオンし、NPNトランジスタQ3がオフし、
電流はR2側を流れ、節点002には高位側電源電位よ
り抵抗の電圧降下分だけ低いレベルが出力され、節点0
03には高位側電源電位が出力され、レベル変換部10
3に入力され、Pチャネル型MOSトランジスタP2が
オンし、Pチャネル型MOSトランジスタP1がオフ
し、節点006の電荷はNチャネル型MOSトランジス
タN1により引き抜かれてNチャネル型MOSトランジ
スタN2はオフし、出力端子OUTには高位側電源電位
と同じCMOSレベルのハイレベルが出力される。
L(Current Mode Logic)レベルの
ハイレベルが入力された場合、その信号はエミッタフォ
ロワ部101によりNPNトランジスタのベース−エミ
ッタ間オン電圧だけレベルシフトされ、振幅拡大部10
2の入力である接点001に入力され、NPNトランジ
スタQ2がオンし、NPNトランジスタQ3がオフし、
電流はR2側を流れ、節点002には高位側電源電位よ
り抵抗の電圧降下分だけ低いレベルが出力され、節点0
03には高位側電源電位が出力され、レベル変換部10
3に入力され、Pチャネル型MOSトランジスタP2が
オンし、Pチャネル型MOSトランジスタP1がオフ
し、節点006の電荷はNチャネル型MOSトランジス
タN1により引き抜かれてNチャネル型MOSトランジ
スタN2はオフし、出力端子OUTには高位側電源電位
と同じCMOSレベルのハイレベルが出力される。
【0008】入力端子INに高位側電源電位より論理振
幅分だけ低いCMLレベルのLレベルが入力された場
合、出力端子OUTには第2の低位側電源電位と同じC
MOSレベルのロウレベルが出力される。
幅分だけ低いCMLレベルのLレベルが入力された場
合、出力端子OUTには第2の低位側電源電位と同じC
MOSレベルのロウレベルが出力される。
【0009】
【発明が解決しようとする課題】この従来のレベル変換
回路において、レベル変換部103の入力部のPチャネ
ル型MOSトランジスタP1,P2の一方のトランジス
タを完全にオンさせ、もう一方のトランジスタを完全に
オフさせるためには、振幅拡大部102の出力である節
点002及び003でのロウレベルが十分低いものでな
ければならない。この条件を満たさないとレベル変換部
が動作しない、あるいは動作しても動作速度が遅くな
る。
回路において、レベル変換部103の入力部のPチャネ
ル型MOSトランジスタP1,P2の一方のトランジス
タを完全にオンさせ、もう一方のトランジスタを完全に
オフさせるためには、振幅拡大部102の出力である節
点002及び003でのロウレベルが十分低いものでな
ければならない。この条件を満たさないとレベル変換部
が動作しない、あるいは動作しても動作速度が遅くな
る。
【0010】振幅拡大部102の出力のロウレベルは、
その値がばらついて最も高い値になった場合でもレベル
変換部103の入力トランジスタの一方を完全にオン出
来るように十分低いレベルでなければならないが、出力
のロウレベルが最高値である場合を考慮して十分低い値
に設定すると、逆に出力のロウレベルが最も低い方向に
ばらついた場合、振幅拡大部102のカレントスイッチ
を構成するNPNトランジスタQ2,Q3のコレクタ電
位が低下し過ぎて、トランジスタが飽和し、動作速度が
低下するという問題がある。
その値がばらついて最も高い値になった場合でもレベル
変換部103の入力トランジスタの一方を完全にオン出
来るように十分低いレベルでなければならないが、出力
のロウレベルが最高値である場合を考慮して十分低い値
に設定すると、逆に出力のロウレベルが最も低い方向に
ばらついた場合、振幅拡大部102のカレントスイッチ
を構成するNPNトランジスタQ2,Q3のコレクタ電
位が低下し過ぎて、トランジスタが飽和し、動作速度が
低下するという問題がある。
【0011】振幅拡大部102のカレントスイッチ部で
のNPNトランジスタQ2,Q3の飽和を避けるために
は、NPNトランジスタQ1のエミッタと節点001の
間にダイオードを挿入して、カレントスイッチを構成す
るトランジスタへの入力信号レベルを更にトランジスタ
のベース−エミッタ間オン電圧分だけ下げる方法がある
が、第1の低位側電源電位が十分低く、基準電源端子V
CSIの電位も低い場合は問題ないが、第1の電源電位
GND1が高く、第2の低位側電源端子GND2と同じ
電位になり、かつ、高位側電源電位と低位側電源電位と
の電位差である電源電圧が低い場合、入力信号レベルを
下げるとカレントソースを構成するNPNトランジスタ
Q4のコレクタの電位が下がり、NPNトランジスタQ
4が飽和するという問題が生じる。
のNPNトランジスタQ2,Q3の飽和を避けるために
は、NPNトランジスタQ1のエミッタと節点001の
間にダイオードを挿入して、カレントスイッチを構成す
るトランジスタへの入力信号レベルを更にトランジスタ
のベース−エミッタ間オン電圧分だけ下げる方法がある
が、第1の低位側電源電位が十分低く、基準電源端子V
CSIの電位も低い場合は問題ないが、第1の電源電位
GND1が高く、第2の低位側電源端子GND2と同じ
電位になり、かつ、高位側電源電位と低位側電源電位と
の電位差である電源電圧が低い場合、入力信号レベルを
下げるとカレントソースを構成するNPNトランジスタ
Q4のコレクタの電位が下がり、NPNトランジスタQ
4が飽和するという問題が生じる。
【0012】振幅拡大部102の出力のロウレベルをレ
ベル変換部103のMOSトランジスタP1,P2を完
全にオン/オフ出来るように十分大きくし、かつ、カレ
ントスイッチ部およびカレントソース部のトランジスタ
の飽和を防ぐことは、電源電圧が低くなるに従い一層厳
しくなる。
ベル変換部103のMOSトランジスタP1,P2を完
全にオン/オフ出来るように十分大きくし、かつ、カレ
ントスイッチ部およびカレントソース部のトランジスタ
の飽和を防ぐことは、電源電圧が低くなるに従い一層厳
しくなる。
【0013】したがって、上述した問題点を解決するた
め、低電源電圧時も高速動作するレベル変換回路を提供
することが本発明の目的である。
め、低電源電圧時も高速動作するレベル変換回路を提供
することが本発明の目的である。
【0014】
【課題を解決するための手段】そのため、本発明は、E
CLレベルまたはCMLレベルの信号をMOSレベルの
信号に変換するレベル変換回路において、前記ECLレ
ベルまたは前記CMLレベルの信号を入力しレベルシフ
トさせた信号を出力するエミッタフォロワ部を有し、ソ
ースを共通接続し電流源を介して第1の低位側電源端子
に接続する一対のNチャネル型MOSトランジスタを備
え前記一対のNチャネル型MOSトランジスタの一方の
ゲートに前記エミッタフォロワ部の出力を入力し他方の
ゲートには前記エミッタフォロワ部出力の相補信号ある
いは入力参照電圧を加え各々のドレインを別々に負荷素
子を介して高位側電源端子に接続し差動出力する振幅拡
大用差動増幅部を有し、ソースが前記高位側電源端子に
接続されゲートが前記振幅拡大部の差動出力を受ける一
対のPチャネル型MOSトランジスタと、これらPチャ
ネル型MOSトランジスタの各ドレインに別々にドレイ
ンを接続する一対のNチャネル型MOSトランジスタか
らなりソースを第2の低位側電源端子に接続し一方のド
レインにゲートを共通接続し他方のドレインを出力とす
るカレントミラー回路とを備えるレベル変換部を有して
いる。
CLレベルまたはCMLレベルの信号をMOSレベルの
信号に変換するレベル変換回路において、前記ECLレ
ベルまたは前記CMLレベルの信号を入力しレベルシフ
トさせた信号を出力するエミッタフォロワ部を有し、ソ
ースを共通接続し電流源を介して第1の低位側電源端子
に接続する一対のNチャネル型MOSトランジスタを備
え前記一対のNチャネル型MOSトランジスタの一方の
ゲートに前記エミッタフォロワ部の出力を入力し他方の
ゲートには前記エミッタフォロワ部出力の相補信号ある
いは入力参照電圧を加え各々のドレインを別々に負荷素
子を介して高位側電源端子に接続し差動出力する振幅拡
大用差動増幅部を有し、ソースが前記高位側電源端子に
接続されゲートが前記振幅拡大部の差動出力を受ける一
対のPチャネル型MOSトランジスタと、これらPチャ
ネル型MOSトランジスタの各ドレインに別々にドレイ
ンを接続する一対のNチャネル型MOSトランジスタか
らなりソースを第2の低位側電源端子に接続し一方のド
レインにゲートを共通接続し他方のドレインを出力とす
るカレントミラー回路とを備えるレベル変換部を有して
いる。
【0015】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【0016】図1は、本発明のレベル変換回路の1実施
形態を示す回路図である。図1を参照すると、本実施形
態のレベル変換回路は、図2に示した従来のレベル変換
回路と同じく、エミッタフォロワ部101,振幅拡大部
102,レベル変換部103とから大きく構成され、エ
ミッタフォロワ部101は、NPNトランジスタQ1の
ベースが入力端子INに接続され、コレクタが高位側電
源端子VCCに接続され、エミッタの接続節点001が
抵抗R1を介して第1の低位側電源端子GND1に接続
された構成のエミッタフォロワである。
形態を示す回路図である。図1を参照すると、本実施形
態のレベル変換回路は、図2に示した従来のレベル変換
回路と同じく、エミッタフォロワ部101,振幅拡大部
102,レベル変換部103とから大きく構成され、エ
ミッタフォロワ部101は、NPNトランジスタQ1の
ベースが入力端子INに接続され、コレクタが高位側電
源端子VCCに接続され、エミッタの接続節点001が
抵抗R1を介して第1の低位側電源端子GND1に接続
された構成のエミッタフォロワである。
【0017】振幅拡大部102は、Nチャネル型MOS
トランジスタM1のゲートが節点001に接続され、ド
レインの接続節点002が抵抗R2を介して高位側電源
端子VCCに接続され、ソースが節点004に接続さ
れ、Nチャネル型MOSトランジスタM2のベースが基
準電源端子VRに接続され、ドレインの接続節点003
が抵抗R3を介して高位側電源端子VCCに接続され、
ソースが節点004に接続され、NPNトランジスタQ
4のベースが基準電源端子VCSIに接続され、コレク
タが節点004に接続され、エミッタが抵抗R4を介し
て第1の低位側電源端子GND1に接続された構成の差
動増幅器である。
トランジスタM1のゲートが節点001に接続され、ド
レインの接続節点002が抵抗R2を介して高位側電源
端子VCCに接続され、ソースが節点004に接続さ
れ、Nチャネル型MOSトランジスタM2のベースが基
準電源端子VRに接続され、ドレインの接続節点003
が抵抗R3を介して高位側電源端子VCCに接続され、
ソースが節点004に接続され、NPNトランジスタQ
4のベースが基準電源端子VCSIに接続され、コレク
タが節点004に接続され、エミッタが抵抗R4を介し
て第1の低位側電源端子GND1に接続された構成の差
動増幅器である。
【0018】レベル変換部103は、Pチャネル型MO
SトランジスタP1のゲートが節点003に接続され、
ソースが高位側電源端子VCCに接続され、ドレインが
節点006に接続され、Pチャネル型MOSトランジス
タP2のゲートが節点002に接続され、ソースが高位
側電源端子VCCに接続され、ドレインが出力端子OU
Tに接続され、Nチャネル型MOSトランジスタN1の
ゲート及びドレインが節点006に接続され、ソースが
第2の低位側電源端子GND2に接続され、Nチャネル
型MOSトランジスタN2のゲートが節点006に接続
され、ソースが第2の低位側電源端子GND2に接続さ
れ、ドレインが出力端子OUTに接続された構成のレベ
ル変換部である。
SトランジスタP1のゲートが節点003に接続され、
ソースが高位側電源端子VCCに接続され、ドレインが
節点006に接続され、Pチャネル型MOSトランジス
タP2のゲートが節点002に接続され、ソースが高位
側電源端子VCCに接続され、ドレインが出力端子OU
Tに接続され、Nチャネル型MOSトランジスタN1の
ゲート及びドレインが節点006に接続され、ソースが
第2の低位側電源端子GND2に接続され、Nチャネル
型MOSトランジスタN2のゲートが節点006に接続
され、ソースが第2の低位側電源端子GND2に接続さ
れ、ドレインが出力端子OUTに接続された構成のレベ
ル変換部である。
【0019】次に、図1を参照して、本実施形態のレベ
ル変換回路の動作を説明する。
ル変換回路の動作を説明する。
【0020】入力端子INに高位側電源電位と同じCM
L(Current Mode Logic)レベルの
ハイレベルが入力された場合、その信号はエミッタフォ
ロワ部101によりNPNトランジスタのベース−エミ
ッタ間オン電圧だけレベルシフトされ、振幅拡大部10
2の入力である節点001に入力され、Nチャネル型M
OSトランジスタM1がオンし、Nチャネル型MOSト
ランジスタM2がオフし、電流はR2側を流れ、節点0
02には高位側電源電位より抵抗の電圧降下分だけ低い
レベルが出力され、節点003には高位側電源電位が出
力され、レベル変換部103に入力され、Pチャネル型
MOSトランジスタP2がオンし、Pチャネル型MOS
トランジスタP1がオフし、節点006の電荷はNチャ
ネル型MOSトランジスタN1により引き抜かれてNチ
ャネル型MOSトランジスタN2はオフし、出力端子O
UTには高位側電源電位と同じCMOSレベルのハイレ
ベルが出力される。
L(Current Mode Logic)レベルの
ハイレベルが入力された場合、その信号はエミッタフォ
ロワ部101によりNPNトランジスタのベース−エミ
ッタ間オン電圧だけレベルシフトされ、振幅拡大部10
2の入力である節点001に入力され、Nチャネル型M
OSトランジスタM1がオンし、Nチャネル型MOSト
ランジスタM2がオフし、電流はR2側を流れ、節点0
02には高位側電源電位より抵抗の電圧降下分だけ低い
レベルが出力され、節点003には高位側電源電位が出
力され、レベル変換部103に入力され、Pチャネル型
MOSトランジスタP2がオンし、Pチャネル型MOS
トランジスタP1がオフし、節点006の電荷はNチャ
ネル型MOSトランジスタN1により引き抜かれてNチ
ャネル型MOSトランジスタN2はオフし、出力端子O
UTには高位側電源電位と同じCMOSレベルのハイレ
ベルが出力される。
【0021】入力端子INに高位側電源電位より論理振
幅分だけ低いCMLレベルのLレベルが入力された場
合、出力端子OUTには第2の低位側電源電位と同じC
MOSレベルのロウレベルが出力される。
幅分だけ低いCMLレベルのLレベルが入力された場
合、出力端子OUTには第2の低位側電源電位と同じC
MOSレベルのロウレベルが出力される。
【0022】本実施形態のレベル変換回路では、振幅拡
大部のカレントスイッチを構成するトランジスタにMO
Sトランジスタを使用したため、振幅拡大部102の出
力のロウレベルがばらついて最も高い値になったときレ
ベル変換部103の入力トランジスタP1,P2を完全
にオン/オフ出来るように出力レベルを十分低い値に設
定した場合、逆に、出力のロウレベルが最も低い方向に
ばらついたときでもバイポーラトランジスタとは異なり
飽和による動作速度の低下を生じることなく出力レベル
を十分低く設定できるため、レベル変換部103も高速
で動作が可能になる。入力信号のレベルを下げることな
く論理振幅部で低いロウレベルを出力出来るため、低電
圧化した場合でもカレントソースのNPNトランジスタ
を飽和させずに動作させることが可能である。
大部のカレントスイッチを構成するトランジスタにMO
Sトランジスタを使用したため、振幅拡大部102の出
力のロウレベルがばらついて最も高い値になったときレ
ベル変換部103の入力トランジスタP1,P2を完全
にオン/オフ出来るように出力レベルを十分低い値に設
定した場合、逆に、出力のロウレベルが最も低い方向に
ばらついたときでもバイポーラトランジスタとは異なり
飽和による動作速度の低下を生じることなく出力レベル
を十分低く設定できるため、レベル変換部103も高速
で動作が可能になる。入力信号のレベルを下げることな
く論理振幅部で低いロウレベルを出力出来るため、低電
圧化した場合でもカレントソースのNPNトランジスタ
を飽和させずに動作させることが可能である。
【0023】
【発明の効果】以上説明したように、本発明によるレベ
ル変換回路は、振幅拡大部である差動増幅器のカレント
スイッチをMOSトランジスタで構成したことにより、
振幅拡大部における出力レベルのバラツキによるカレン
トスイッチ部の飽和による速度の低下がなくなり、出力
レベルを十分低く設定できるため、電源電圧が低電圧化
された場合でも高速動作を可能にするという効果があ
る。
ル変換回路は、振幅拡大部である差動増幅器のカレント
スイッチをMOSトランジスタで構成したことにより、
振幅拡大部における出力レベルのバラツキによるカレン
トスイッチ部の飽和による速度の低下がなくなり、出力
レベルを十分低く設定できるため、電源電圧が低電圧化
された場合でも高速動作を可能にするという効果があ
る。
【図1】本発明のレベル変換回路の1実施形態を示す回
路図である。
路図である。
【図2】従来のレベル変換回路の1例を示す回路図であ
る。
る。
Q1,Q2,Q3,Q4 NPNトランジスタ N1,N2,M1,M2 Nチャネル型MOSトラン
ジスタ P1,P2 Pチャネル型MOSトランジスタ R1,R2,R3,R4 抵抗 VCC 高位側電源端子 GND1 第1の低位側電源端子 GND2 第2の低位側電源端子 VR,VCSI 基準電源端子 IN 入力端子 OUT 出力端子 101 エミッタフォロワ部 102 振幅拡大部 103 レベル変換部 001,002,003,004,005,006
節点
ジスタ P1,P2 Pチャネル型MOSトランジスタ R1,R2,R3,R4 抵抗 VCC 高位側電源端子 GND1 第1の低位側電源端子 GND2 第2の低位側電源端子 VR,VCSI 基準電源端子 IN 入力端子 OUT 出力端子 101 エミッタフォロワ部 102 振幅拡大部 103 レベル変換部 001,002,003,004,005,006
節点
Claims (1)
- 【請求項1】 ECLレベルまたはCMLレベルの信号
をMOSレベルの信号に変換するレベル変換回路におい
て、前記ECLレベルまたは前記CMLレベルの信号を
入力しレベルシフトさせた信号を出力するエミッタフォ
ロワ部を有し、ソースを共通接続し電流源を介して第1
の低位側電源端子に接続する一対のNチャネル型MOS
トランジスタを備え、前記一対のNチャネル型MOSト
ランジスタの一方のゲートに前記エミッタフォロワ部の
出力を入力し他方のゲートには前記エミッタフォロワ部
出力の相補信号あるいは入力参照電圧を加え各々のドレ
インを別々に負荷素子を介して高位側電源端子に接続し
差動出力する振幅拡大部を有し、ソースが前記高位側電
源端子に接続されゲートが前記振幅拡大部の差動出力を
受ける一対のPチャネル型MOSトランジスタと、これ
らPチャネル型MOSトランジスタの各ドレインに別々
にドレインを接続する一対のNチャネル型MOSトラン
ジスタからなりソースを第2の低位側電源端子に接続し
一方のドレインにゲートを共通接続し他方のドレインを
出力とするカレントミラー回路とを備えるレベル変換部
を有することを特徴とするレベル変換回路。
Priority Applications (5)
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---|---|---|---|
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EP97100638A EP0785629B1 (en) | 1996-01-17 | 1997-01-16 | Level conversion circuit having differential circuit employing MOSFET |
DE69700965T DE69700965T2 (de) | 1996-01-17 | 1997-01-16 | Pegelumsetzungsschaltung mit MOSFET-Transistoren verwendender Differenzschaltung |
US08/784,775 US6340911B1 (en) | 1996-01-17 | 1997-01-16 | Level conversion circuit having differential circuit employing MOSFET |
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JP8005905A JPH09200004A (ja) | 1996-01-17 | 1996-01-17 | レベル変換回路 |
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---|---|
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KR (1) | KR100236255B1 (ja) |
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US5434516A (en) | 1993-07-09 | 1995-07-18 | Future Domain Corporation | Automatic SCSI termination circuit |
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- 1997-01-16 EP EP97100638A patent/EP0785629B1/en not_active Expired - Lifetime
- 1997-01-16 US US08/784,775 patent/US6340911B1/en not_active Expired - Fee Related
- 1997-01-17 KR KR1019970001274A patent/KR100236255B1/ko not_active IP Right Cessation
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DE69700965T2 (de) | 2000-07-27 |
KR970060698A (ko) | 1997-08-12 |
EP0785629A1 (en) | 1997-07-23 |
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