JPH09200004A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH09200004A JPH09200004A JP8005905A JP590596A JPH09200004A JP H09200004 A JPH09200004 A JP H09200004A JP 8005905 A JP8005905 A JP 8005905A JP 590596 A JP590596 A JP 590596A JP H09200004 A JPH09200004 A JP H09200004A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
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- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】低電源電圧時も高速動作するレベル変換回路を
提供する。 【解決手段】エミッタフォロワ部１０１，振幅拡大部１
０２，レベル変換部１０３とから大きく構成されてい
る。さらに、振幅拡大部１０２は、Ｎチャネル型ＭＯＳ
トランジスタＭ１のゲートが節点００１に接続され、ド
レインの接続節点００２が抵抗Ｒ２を介して高位側電源
端子ＶＣＣに接続され、ソースが節点００４に接続さ
れ、Ｎチャネル型ＭＯＳトランジスタＭ２のベースが基
準電源端子ＶＲに接続され、ドレインの接続節点００３
が抵抗Ｒ３を介して高位側電源端子ＶＣＣに接続され、
ソースが節点００４に接続され、ＮＰＮトランジスタＱ
４のベースが基準電源端子ＶＣＳＩに接続され、コレク
タが節点００４に接続され、エミッタが抵抗Ｒ４を介し
て第１の低位側電源端子ＧＮＤ１に接続された構成の差
動増幅器である。
提供する。 【解決手段】エミッタフォロワ部１０１，振幅拡大部１
０２，レベル変換部１０３とから大きく構成されてい
る。さらに、振幅拡大部１０２は、Ｎチャネル型ＭＯＳ
トランジスタＭ１のゲートが節点００１に接続され、ド
レインの接続節点００２が抵抗Ｒ２を介して高位側電源
端子ＶＣＣに接続され、ソースが節点００４に接続さ
れ、Ｎチャネル型ＭＯＳトランジスタＭ２のベースが基
準電源端子ＶＲに接続され、ドレインの接続節点００３
が抵抗Ｒ３を介して高位側電源端子ＶＣＣに接続され、
ソースが節点００４に接続され、ＮＰＮトランジスタＱ
４のベースが基準電源端子ＶＣＳＩに接続され、コレク
タが節点００４に接続され、エミッタが抵抗Ｒ４を介し
て第１の低位側電源端子ＧＮＤ１に接続された構成の差
動増幅器である。
Description
【０００１】
【発明の属する技術分野】本発明はレベル変換回路に関
し、特にＥＣＬレベルまたはＣＭＬレベルの信号をＭＯ
Ｓレベルの信号に変換するレベル変換回路に関する。
し、特にＥＣＬレベルまたはＣＭＬレベルの信号をＭＯ
Ｓレベルの信号に変換するレベル変換回路に関する。
【０００２】
【従来の技術】従来、この種のレベル変換回路は、ＬＳ
Ｉチップ間またはＬＳＩチップ内回路間の入出力部にお
いて、ＥＣＬレベルまたはＣＭＬレベルの信号をＭＯＳ
レベルの信号に変換するために用いられてきた。たとえ
ば、図２は、従来のレベル変換回路の１例を示す回路図
である。
Ｉチップ間またはＬＳＩチップ内回路間の入出力部にお
いて、ＥＣＬレベルまたはＣＭＬレベルの信号をＭＯＳ
レベルの信号に変換するために用いられてきた。たとえ
ば、図２は、従来のレベル変換回路の１例を示す回路図
である。
【０００３】図２を参照すると、この従来のレベル変換
回路は、エミッタフォロワ部１０１，振幅拡大部１０
２，レベル変換部１０３とから大きく構成され、エミッ
タフォロワ部１０１は、ＮＰＮトランジスタＱ１のベー
スが入力端子ＩＮに接続され、コレクタが高位側電源端
子ＶＣＣに接続され、エミッタの接続節点００１が抵抗
Ｒ１を介して第１の低位側電源端子ＧＮＤ１に接続され
た構成のエミッタフォロワである。
回路は、エミッタフォロワ部１０１，振幅拡大部１０
２，レベル変換部１０３とから大きく構成され、エミッ
タフォロワ部１０１は、ＮＰＮトランジスタＱ１のベー
スが入力端子ＩＮに接続され、コレクタが高位側電源端
子ＶＣＣに接続され、エミッタの接続節点００１が抵抗
Ｒ１を介して第１の低位側電源端子ＧＮＤ１に接続され
た構成のエミッタフォロワである。
【０００４】振幅拡大部１０２は、ＮＰＮトランジスタ
Ｑ２のベースが節点００１に接続され、コレクタの接続
節点００２が抵抗Ｒ２を介して高位側電源端子ＶＣＣに
接続され、エミッタが節点００４に接続され、ＮＰＮト
ランジスタＱ３のベースが基準電源端子ＶＲに接続さ
れ、コレクタの接続節点００３が抵抗Ｒ３を介して高位
側電源端子ＶＣＣに接続され、エミッタが節点００４に
接続され、ＮＰＮトランジスタＱ４のベースが基準電源
端子ＶＣＳＩに接続され、コレクタが節点００４に接続
され、エミッタが抵抗Ｒ４を介して第１の低位側電源端
子ＧＮＤ１に接続された構成の差動増幅器である。
Ｑ２のベースが節点００１に接続され、コレクタの接続
節点００２が抵抗Ｒ２を介して高位側電源端子ＶＣＣに
接続され、エミッタが節点００４に接続され、ＮＰＮト
ランジスタＱ３のベースが基準電源端子ＶＲに接続さ
れ、コレクタの接続節点００３が抵抗Ｒ３を介して高位
側電源端子ＶＣＣに接続され、エミッタが節点００４に
接続され、ＮＰＮトランジスタＱ４のベースが基準電源
端子ＶＣＳＩに接続され、コレクタが節点００４に接続
され、エミッタが抵抗Ｒ４を介して第１の低位側電源端
子ＧＮＤ１に接続された構成の差動増幅器である。
【０００５】レベル変換部１０３は、Ｐチャネル型ＭＯ
ＳトランジスタＰ１のゲートが節点００３に接続され、
ソースが高位側電源端子ＶＣＣに接続され、ドレインが
節点００６に接続され、Ｐチャネル型ＭＯＳトランジス
タＰ２のゲートが節点００２に接続され、ソースが高位
側電源端子ＶＣＣに接続され、ドレインが出力端子ＯＵ
Ｔに接続され、Ｎチャネル型ＭＯＳトランジスタＮ１の
ゲート及びドレインが節点００６に接続され、ソースが
第２の低位側電源端子ＧＮＤ２に接続され、Ｎチャネル
型ＭＯＳトランジスタＮ２のゲートが節点００６に接続
され、ソースが第２の低位側電源端子ＧＮＤ２に接続さ
れ、ドレインが出力端子ＯＵＴに接続された構成のレベ
ル変換部である。
ＳトランジスタＰ１のゲートが節点００３に接続され、
ソースが高位側電源端子ＶＣＣに接続され、ドレインが
節点００６に接続され、Ｐチャネル型ＭＯＳトランジス
タＰ２のゲートが節点００２に接続され、ソースが高位
側電源端子ＶＣＣに接続され、ドレインが出力端子ＯＵ
Ｔに接続され、Ｎチャネル型ＭＯＳトランジスタＮ１の
ゲート及びドレインが節点００６に接続され、ソースが
第２の低位側電源端子ＧＮＤ２に接続され、Ｎチャネル
型ＭＯＳトランジスタＮ２のゲートが節点００６に接続
され、ソースが第２の低位側電源端子ＧＮＤ２に接続さ
れ、ドレインが出力端子ＯＵＴに接続された構成のレベ
ル変換部である。
【０００６】次に、図２を参照して、この従来のレベル
変換回路の動作を説明する。
変換回路の動作を説明する。
【０００７】入力端子ＩＮに高位側電源電位と同じＣＭ
Ｌ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルの
ハイレベルが入力された場合、その信号はエミッタフォ
ロワ部１０１によりＮＰＮトランジスタのベース−エミ
ッタ間オン電圧だけレベルシフトされ、振幅拡大部１０
２の入力である接点００１に入力され、ＮＰＮトランジ
スタＱ２がオンし、ＮＰＮトランジスタＱ３がオフし、
電流はＲ２側を流れ、節点００２には高位側電源電位よ
り抵抗の電圧降下分だけ低いレベルが出力され、節点０
０３には高位側電源電位が出力され、レベル変換部１０
３に入力され、Ｐチャネル型ＭＯＳトランジスタＰ２が
オンし、Ｐチャネル型ＭＯＳトランジスタＰ１がオフ
し、節点００６の電荷はＮチャネル型ＭＯＳトランジス
タＮ１により引き抜かれてＮチャネル型ＭＯＳトランジ
スタＮ２はオフし、出力端子ＯＵＴには高位側電源電位
と同じＣＭＯＳレベルのハイレベルが出力される。
Ｌ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルの
ハイレベルが入力された場合、その信号はエミッタフォ
ロワ部１０１によりＮＰＮトランジスタのベース−エミ
ッタ間オン電圧だけレベルシフトされ、振幅拡大部１０
２の入力である接点００１に入力され、ＮＰＮトランジ
スタＱ２がオンし、ＮＰＮトランジスタＱ３がオフし、
電流はＲ２側を流れ、節点００２には高位側電源電位よ
り抵抗の電圧降下分だけ低いレベルが出力され、節点０
０３には高位側電源電位が出力され、レベル変換部１０
３に入力され、Ｐチャネル型ＭＯＳトランジスタＰ２が
オンし、Ｐチャネル型ＭＯＳトランジスタＰ１がオフ
し、節点００６の電荷はＮチャネル型ＭＯＳトランジス
タＮ１により引き抜かれてＮチャネル型ＭＯＳトランジ
スタＮ２はオフし、出力端子ＯＵＴには高位側電源電位
と同じＣＭＯＳレベルのハイレベルが出力される。
【０００８】入力端子ＩＮに高位側電源電位より論理振
幅分だけ低いＣＭＬレベルのＬレベルが入力された場
合、出力端子ＯＵＴには第２の低位側電源電位と同じＣ
ＭＯＳレベルのロウレベルが出力される。
幅分だけ低いＣＭＬレベルのＬレベルが入力された場
合、出力端子ＯＵＴには第２の低位側電源電位と同じＣ
ＭＯＳレベルのロウレベルが出力される。
【０００９】
【発明が解決しようとする課題】この従来のレベル変換
回路において、レベル変換部１０３の入力部のＰチャネ
ル型ＭＯＳトランジスタＰ１，Ｐ２の一方のトランジス
タを完全にオンさせ、もう一方のトランジスタを完全に
オフさせるためには、振幅拡大部１０２の出力である節
点００２及び００３でのロウレベルが十分低いものでな
ければならない。この条件を満たさないとレベル変換部
が動作しない、あるいは動作しても動作速度が遅くな
る。
回路において、レベル変換部１０３の入力部のＰチャネ
ル型ＭＯＳトランジスタＰ１，Ｐ２の一方のトランジス
タを完全にオンさせ、もう一方のトランジスタを完全に
オフさせるためには、振幅拡大部１０２の出力である節
点００２及び００３でのロウレベルが十分低いものでな
ければならない。この条件を満たさないとレベル変換部
が動作しない、あるいは動作しても動作速度が遅くな
る。
【００１０】振幅拡大部１０２の出力のロウレベルは、
その値がばらついて最も高い値になった場合でもレベル
変換部１０３の入力トランジスタの一方を完全にオン出
来るように十分低いレベルでなければならないが、出力
のロウレベルが最高値である場合を考慮して十分低い値
に設定すると、逆に出力のロウレベルが最も低い方向に
ばらついた場合、振幅拡大部１０２のカレントスイッチ
を構成するＮＰＮトランジスタＱ２，Ｑ３のコレクタ電
位が低下し過ぎて、トランジスタが飽和し、動作速度が
低下するという問題がある。
その値がばらついて最も高い値になった場合でもレベル
変換部１０３の入力トランジスタの一方を完全にオン出
来るように十分低いレベルでなければならないが、出力
のロウレベルが最高値である場合を考慮して十分低い値
に設定すると、逆に出力のロウレベルが最も低い方向に
ばらついた場合、振幅拡大部１０２のカレントスイッチ
を構成するＮＰＮトランジスタＱ２，Ｑ３のコレクタ電
位が低下し過ぎて、トランジスタが飽和し、動作速度が
低下するという問題がある。
【００１１】振幅拡大部１０２のカレントスイッチ部で
のＮＰＮトランジスタＱ２，Ｑ３の飽和を避けるために
は、ＮＰＮトランジスタＱ１のエミッタと節点００１の
間にダイオードを挿入して、カレントスイッチを構成す
るトランジスタへの入力信号レベルを更にトランジスタ
のベース−エミッタ間オン電圧分だけ下げる方法がある
が、第１の低位側電源電位が十分低く、基準電源端子Ｖ
ＣＳＩの電位も低い場合は問題ないが、第１の電源電位
ＧＮＤ１が高く、第２の低位側電源端子ＧＮＤ２と同じ
電位になり、かつ、高位側電源電位と低位側電源電位と
の電位差である電源電圧が低い場合、入力信号レベルを
下げるとカレントソースを構成するＮＰＮトランジスタ
Ｑ４のコレクタの電位が下がり、ＮＰＮトランジスタＱ
４が飽和するという問題が生じる。
のＮＰＮトランジスタＱ２，Ｑ３の飽和を避けるために
は、ＮＰＮトランジスタＱ１のエミッタと節点００１の
間にダイオードを挿入して、カレントスイッチを構成す
るトランジスタへの入力信号レベルを更にトランジスタ
のベース−エミッタ間オン電圧分だけ下げる方法がある
が、第１の低位側電源電位が十分低く、基準電源端子Ｖ
ＣＳＩの電位も低い場合は問題ないが、第１の電源電位
ＧＮＤ１が高く、第２の低位側電源端子ＧＮＤ２と同じ
電位になり、かつ、高位側電源電位と低位側電源電位と
の電位差である電源電圧が低い場合、入力信号レベルを
下げるとカレントソースを構成するＮＰＮトランジスタ
Ｑ４のコレクタの電位が下がり、ＮＰＮトランジスタＱ
４が飽和するという問題が生じる。
【００１２】振幅拡大部１０２の出力のロウレベルをレ
ベル変換部１０３のＭＯＳトランジスタＰ１，Ｐ２を完
全にオン／オフ出来るように十分大きくし、かつ、カレ
ントスイッチ部およびカレントソース部のトランジスタ
の飽和を防ぐことは、電源電圧が低くなるに従い一層厳
しくなる。
ベル変換部１０３のＭＯＳトランジスタＰ１，Ｐ２を完
全にオン／オフ出来るように十分大きくし、かつ、カレ
ントスイッチ部およびカレントソース部のトランジスタ
の飽和を防ぐことは、電源電圧が低くなるに従い一層厳
しくなる。
【００１３】したがって、上述した問題点を解決するた
め、低電源電圧時も高速動作するレベル変換回路を提供
することが本発明の目的である。
め、低電源電圧時も高速動作するレベル変換回路を提供
することが本発明の目的である。
【００１４】
【課題を解決するための手段】そのため、本発明は、Ｅ
ＣＬレベルまたはＣＭＬレベルの信号をＭＯＳレベルの
信号に変換するレベル変換回路において、前記ＥＣＬレ
ベルまたは前記ＣＭＬレベルの信号を入力しレベルシフ
トさせた信号を出力するエミッタフォロワ部を有し、ソ
ースを共通接続し電流源を介して第１の低位側電源端子
に接続する一対のＮチャネル型ＭＯＳトランジスタを備
え前記一対のＮチャネル型ＭＯＳトランジスタの一方の
ゲートに前記エミッタフォロワ部の出力を入力し他方の
ゲートには前記エミッタフォロワ部出力の相補信号ある
いは入力参照電圧を加え各々のドレインを別々に負荷素
子を介して高位側電源端子に接続し差動出力する振幅拡
大用差動増幅部を有し、ソースが前記高位側電源端子に
接続されゲートが前記振幅拡大部の差動出力を受ける一
対のＰチャネル型ＭＯＳトランジスタと、これらＰチャ
ネル型ＭＯＳトランジスタの各ドレインに別々にドレイ
ンを接続する一対のＮチャネル型ＭＯＳトランジスタか
らなりソースを第２の低位側電源端子に接続し一方のド
レインにゲートを共通接続し他方のドレインを出力とす
るカレントミラー回路とを備えるレベル変換部を有して
いる。
ＣＬレベルまたはＣＭＬレベルの信号をＭＯＳレベルの
信号に変換するレベル変換回路において、前記ＥＣＬレ
ベルまたは前記ＣＭＬレベルの信号を入力しレベルシフ
トさせた信号を出力するエミッタフォロワ部を有し、ソ
ースを共通接続し電流源を介して第１の低位側電源端子
に接続する一対のＮチャネル型ＭＯＳトランジスタを備
え前記一対のＮチャネル型ＭＯＳトランジスタの一方の
ゲートに前記エミッタフォロワ部の出力を入力し他方の
ゲートには前記エミッタフォロワ部出力の相補信号ある
いは入力参照電圧を加え各々のドレインを別々に負荷素
子を介して高位側電源端子に接続し差動出力する振幅拡
大用差動増幅部を有し、ソースが前記高位側電源端子に
接続されゲートが前記振幅拡大部の差動出力を受ける一
対のＰチャネル型ＭＯＳトランジスタと、これらＰチャ
ネル型ＭＯＳトランジスタの各ドレインに別々にドレイ
ンを接続する一対のＮチャネル型ＭＯＳトランジスタか
らなりソースを第２の低位側電源端子に接続し一方のド
レインにゲートを共通接続し他方のドレインを出力とす
るカレントミラー回路とを備えるレベル変換部を有して
いる。
【００１５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１６】図１は、本発明のレベル変換回路の１実施
形態を示す回路図である。図１を参照すると、本実施形
態のレベル変換回路は、図２に示した従来のレベル変換
回路と同じく、エミッタフォロワ部１０１，振幅拡大部
１０２，レベル変換部１０３とから大きく構成され、エ
ミッタフォロワ部１０１は、ＮＰＮトランジスタＱ１の
ベースが入力端子ＩＮに接続され、コレクタが高位側電
源端子ＶＣＣに接続され、エミッタの接続節点００１が
抵抗Ｒ１を介して第１の低位側電源端子ＧＮＤ１に接続
された構成のエミッタフォロワである。
形態を示す回路図である。図１を参照すると、本実施形
態のレベル変換回路は、図２に示した従来のレベル変換
回路と同じく、エミッタフォロワ部１０１，振幅拡大部
１０２，レベル変換部１０３とから大きく構成され、エ
ミッタフォロワ部１０１は、ＮＰＮトランジスタＱ１の
ベースが入力端子ＩＮに接続され、コレクタが高位側電
源端子ＶＣＣに接続され、エミッタの接続節点００１が
抵抗Ｒ１を介して第１の低位側電源端子ＧＮＤ１に接続
された構成のエミッタフォロワである。
【００１７】振幅拡大部１０２は、Ｎチャネル型ＭＯＳ
トランジスタＭ１のゲートが節点００１に接続され、ド
レインの接続節点００２が抵抗Ｒ２を介して高位側電源
端子ＶＣＣに接続され、ソースが節点００４に接続さ
れ、Ｎチャネル型ＭＯＳトランジスタＭ２のベースが基
準電源端子ＶＲに接続され、ドレインの接続節点００３
が抵抗Ｒ３を介して高位側電源端子ＶＣＣに接続され、
ソースが節点００４に接続され、ＮＰＮトランジスタＱ
４のベースが基準電源端子ＶＣＳＩに接続され、コレク
タが節点００４に接続され、エミッタが抵抗Ｒ４を介し
て第１の低位側電源端子ＧＮＤ１に接続された構成の差
動増幅器である。
トランジスタＭ１のゲートが節点００１に接続され、ド
レインの接続節点００２が抵抗Ｒ２を介して高位側電源
端子ＶＣＣに接続され、ソースが節点００４に接続さ
れ、Ｎチャネル型ＭＯＳトランジスタＭ２のベースが基
準電源端子ＶＲに接続され、ドレインの接続節点００３
が抵抗Ｒ３を介して高位側電源端子ＶＣＣに接続され、
ソースが節点００４に接続され、ＮＰＮトランジスタＱ
４のベースが基準電源端子ＶＣＳＩに接続され、コレク
タが節点００４に接続され、エミッタが抵抗Ｒ４を介し
て第１の低位側電源端子ＧＮＤ１に接続された構成の差
動増幅器である。
【００１８】レベル変換部１０３は、Ｐチャネル型ＭＯ
ＳトランジスタＰ１のゲートが節点００３に接続され、
ソースが高位側電源端子ＶＣＣに接続され、ドレインが
節点００６に接続され、Ｐチャネル型ＭＯＳトランジス
タＰ２のゲートが節点００２に接続され、ソースが高位
側電源端子ＶＣＣに接続され、ドレインが出力端子ＯＵ
Ｔに接続され、Ｎチャネル型ＭＯＳトランジスタＮ１の
ゲート及びドレインが節点００６に接続され、ソースが
第２の低位側電源端子ＧＮＤ２に接続され、Ｎチャネル
型ＭＯＳトランジスタＮ２のゲートが節点００６に接続
され、ソースが第２の低位側電源端子ＧＮＤ２に接続さ
れ、ドレインが出力端子ＯＵＴに接続された構成のレベ
ル変換部である。
ＳトランジスタＰ１のゲートが節点００３に接続され、
ソースが高位側電源端子ＶＣＣに接続され、ドレインが
節点００６に接続され、Ｐチャネル型ＭＯＳトランジス
タＰ２のゲートが節点００２に接続され、ソースが高位
側電源端子ＶＣＣに接続され、ドレインが出力端子ＯＵ
Ｔに接続され、Ｎチャネル型ＭＯＳトランジスタＮ１の
ゲート及びドレインが節点００６に接続され、ソースが
第２の低位側電源端子ＧＮＤ２に接続され、Ｎチャネル
型ＭＯＳトランジスタＮ２のゲートが節点００６に接続
され、ソースが第２の低位側電源端子ＧＮＤ２に接続さ
れ、ドレインが出力端子ＯＵＴに接続された構成のレベ
ル変換部である。
【００１９】次に、図１を参照して、本実施形態のレベ
ル変換回路の動作を説明する。
ル変換回路の動作を説明する。
【００２０】入力端子ＩＮに高位側電源電位と同じＣＭ
Ｌ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルの
ハイレベルが入力された場合、その信号はエミッタフォ
ロワ部１０１によりＮＰＮトランジスタのベース−エミ
ッタ間オン電圧だけレベルシフトされ、振幅拡大部１０
２の入力である節点００１に入力され、Ｎチャネル型Ｍ
ＯＳトランジスタＭ１がオンし、Ｎチャネル型ＭＯＳト
ランジスタＭ２がオフし、電流はＲ２側を流れ、節点０
０２には高位側電源電位より抵抗の電圧降下分だけ低い
レベルが出力され、節点００３には高位側電源電位が出
力され、レベル変換部１０３に入力され、Ｐチャネル型
ＭＯＳトランジスタＰ２がオンし、Ｐチャネル型ＭＯＳ
トランジスタＰ１がオフし、節点００６の電荷はＮチャ
ネル型ＭＯＳトランジスタＮ１により引き抜かれてＮチ
ャネル型ＭＯＳトランジスタＮ２はオフし、出力端子Ｏ
ＵＴには高位側電源電位と同じＣＭＯＳレベルのハイレ
ベルが出力される。
Ｌ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルの
ハイレベルが入力された場合、その信号はエミッタフォ
ロワ部１０１によりＮＰＮトランジスタのベース−エミ
ッタ間オン電圧だけレベルシフトされ、振幅拡大部１０
２の入力である節点００１に入力され、Ｎチャネル型Ｍ
ＯＳトランジスタＭ１がオンし、Ｎチャネル型ＭＯＳト
ランジスタＭ２がオフし、電流はＲ２側を流れ、節点０
０２には高位側電源電位より抵抗の電圧降下分だけ低い
レベルが出力され、節点００３には高位側電源電位が出
力され、レベル変換部１０３に入力され、Ｐチャネル型
ＭＯＳトランジスタＰ２がオンし、Ｐチャネル型ＭＯＳ
トランジスタＰ１がオフし、節点００６の電荷はＮチャ
ネル型ＭＯＳトランジスタＮ１により引き抜かれてＮチ
ャネル型ＭＯＳトランジスタＮ２はオフし、出力端子Ｏ
ＵＴには高位側電源電位と同じＣＭＯＳレベルのハイレ
ベルが出力される。
【００２１】入力端子ＩＮに高位側電源電位より論理振
幅分だけ低いＣＭＬレベルのＬレベルが入力された場
合、出力端子ＯＵＴには第２の低位側電源電位と同じＣ
ＭＯＳレベルのロウレベルが出力される。
幅分だけ低いＣＭＬレベルのＬレベルが入力された場
合、出力端子ＯＵＴには第２の低位側電源電位と同じＣ
ＭＯＳレベルのロウレベルが出力される。
【００２２】本実施形態のレベル変換回路では、振幅拡
大部のカレントスイッチを構成するトランジスタにＭＯ
Ｓトランジスタを使用したため、振幅拡大部１０２の出
力のロウレベルがばらついて最も高い値になったときレ
ベル変換部１０３の入力トランジスタＰ１，Ｐ２を完全
にオン／オフ出来るように出力レベルを十分低い値に設
定した場合、逆に、出力のロウレベルが最も低い方向に
ばらついたときでもバイポーラトランジスタとは異なり
飽和による動作速度の低下を生じることなく出力レベル
を十分低く設定できるため、レベル変換部１０３も高速
で動作が可能になる。入力信号のレベルを下げることな
く論理振幅部で低いロウレベルを出力出来るため、低電
圧化した場合でもカレントソースのＮＰＮトランジスタ
を飽和させずに動作させることが可能である。
大部のカレントスイッチを構成するトランジスタにＭＯ
Ｓトランジスタを使用したため、振幅拡大部１０２の出
力のロウレベルがばらついて最も高い値になったときレ
ベル変換部１０３の入力トランジスタＰ１，Ｐ２を完全
にオン／オフ出来るように出力レベルを十分低い値に設
定した場合、逆に、出力のロウレベルが最も低い方向に
ばらついたときでもバイポーラトランジスタとは異なり
飽和による動作速度の低下を生じることなく出力レベル
を十分低く設定できるため、レベル変換部１０３も高速
で動作が可能になる。入力信号のレベルを下げることな
く論理振幅部で低いロウレベルを出力出来るため、低電
圧化した場合でもカレントソースのＮＰＮトランジスタ
を飽和させずに動作させることが可能である。
【００２３】
【発明の効果】以上説明したように、本発明によるレベ
ル変換回路は、振幅拡大部である差動増幅器のカレント
スイッチをＭＯＳトランジスタで構成したことにより、
振幅拡大部における出力レベルのバラツキによるカレン
トスイッチ部の飽和による速度の低下がなくなり、出力
レベルを十分低く設定できるため、電源電圧が低電圧化
された場合でも高速動作を可能にするという効果があ
る。
ル変換回路は、振幅拡大部である差動増幅器のカレント
スイッチをＭＯＳトランジスタで構成したことにより、
振幅拡大部における出力レベルのバラツキによるカレン
トスイッチ部の飽和による速度の低下がなくなり、出力
レベルを十分低く設定できるため、電源電圧が低電圧化
された場合でも高速動作を可能にするという効果があ
る。
【図１】本発明のレベル変換回路の１実施形態を示す回
路図である。
路図である。
【図２】従来のレベル変換回路の１例を示す回路図であ
る。
る。
Ｑ１，Ｑ２，Ｑ３，Ｑ４ ＮＰＮトランジスタ Ｎ１，Ｎ２，Ｍ１，Ｍ２ Ｎチャネル型ＭＯＳトラン
ジスタ Ｐ１，Ｐ２ Ｐチャネル型ＭＯＳトランジスタ Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗 ＶＣＣ 高位側電源端子 ＧＮＤ１ 第１の低位側電源端子 ＧＮＤ２ 第２の低位側電源端子 ＶＲ，ＶＣＳＩ 基準電源端子 ＩＮ 入力端子 ＯＵＴ 出力端子 １０１ エミッタフォロワ部 １０２ 振幅拡大部 １０３ レベル変換部 ００１，００２，００３，００４，００５，００６
節点
ジスタ Ｐ１，Ｐ２ Ｐチャネル型ＭＯＳトランジスタ Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗 ＶＣＣ 高位側電源端子 ＧＮＤ１ 第１の低位側電源端子 ＧＮＤ２ 第２の低位側電源端子 ＶＲ，ＶＣＳＩ 基準電源端子 ＩＮ 入力端子 ＯＵＴ 出力端子 １０１ エミッタフォロワ部 １０２ 振幅拡大部 １０３ レベル変換部 ００１，００２，００３，００４，００５，００６
節点
Claims (1)
- 【請求項１】 ＥＣＬレベルまたはＣＭＬレベルの信号
をＭＯＳレベルの信号に変換するレベル変換回路におい
て、前記ＥＣＬレベルまたは前記ＣＭＬレベルの信号を
入力しレベルシフトさせた信号を出力するエミッタフォ
ロワ部を有し、ソースを共通接続し電流源を介して第１
の低位側電源端子に接続する一対のＮチャネル型ＭＯＳ
トランジスタを備え、前記一対のＮチャネル型ＭＯＳト
ランジスタの一方のゲートに前記エミッタフォロワ部の
出力を入力し他方のゲートには前記エミッタフォロワ部
出力の相補信号あるいは入力参照電圧を加え各々のドレ
インを別々に負荷素子を介して高位側電源端子に接続し
差動出力する振幅拡大部を有し、ソースが前記高位側電
源端子に接続されゲートが前記振幅拡大部の差動出力を
受ける一対のＰチャネル型ＭＯＳトランジスタと、これ
らＰチャネル型ＭＯＳトランジスタの各ドレインに別々
にドレインを接続する一対のＮチャネル型ＭＯＳトラン
ジスタからなりソースを第２の低位側電源端子に接続し
一方のドレインにゲートを共通接続し他方のドレインを
出力とするカレントミラー回路とを備えるレベル変換部
を有することを特徴とするレベル変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005905A JPH09200004A (ja) | 1996-01-17 | 1996-01-17 | レベル変換回路 |
| EP97100638A EP0785629B1 (en) | 1996-01-17 | 1997-01-16 | Level conversion circuit having differential circuit employing MOSFET |
| DE69700965T DE69700965T2 (de) | 1996-01-17 | 1997-01-16 | Pegelumsetzungsschaltung mit MOSFET-Transistoren verwendender Differenzschaltung |
| US08/784,775 US6340911B1 (en) | 1996-01-17 | 1997-01-16 | Level conversion circuit having differential circuit employing MOSFET |
| KR1019970001274A KR100236255B1 (ko) | 1996-01-17 | 1997-01-17 | Mosfet를 채택한 차동 회로를 갖는 레벨 변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005905A JPH09200004A (ja) | 1996-01-17 | 1996-01-17 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200004A true JPH09200004A (ja) | 1997-07-31 |
Family
ID=11623923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005905A Pending JPH09200004A (ja) | 1996-01-17 | 1996-01-17 | レベル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6340911B1 (ja) |
| EP (1) | EP0785629B1 (ja) |
| JP (1) | JPH09200004A (ja) |
| KR (1) | KR100236255B1 (ja) |
| DE (1) | DE69700965T2 (ja) |
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| DE102004060212A1 (de) * | 2004-12-14 | 2006-07-06 | Infineon Technologies Ag | Pegelumsetzer |
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| CN107086861B (zh) * | 2017-05-25 | 2023-11-10 | 北京航天动力研究所 | 一种电平转换双态输出驱动电路 |
| CN111191474B (zh) * | 2019-12-30 | 2023-04-25 | 成都达安众科技有限公司 | 一种rfid抗干扰解调器 |
| CN113595546B (zh) * | 2021-07-01 | 2022-05-17 | 深圳市汇芯通信技术有限公司 | 宽带高速电平转换电路及高速时钟芯片 |
| CN114400975B (zh) * | 2021-12-15 | 2022-09-27 | 陕西亚成微电子股份有限公司 | 一种基于包络追踪技术的功率放大电路及设计方法 |
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| JPH05160709A (ja) | 1991-12-04 | 1993-06-25 | Hitachi Ltd | 高速論理入力回路 |
| EP0590818A3 (en) * | 1992-10-02 | 1994-05-11 | Nat Semiconductor Corp | Ecl-to-bicmos/cmos translator |
| US5332935A (en) | 1993-04-12 | 1994-07-26 | Sierra Semiconductor | ECL and TTL to CMOS logic converter |
| US5434516A (en) | 1993-07-09 | 1995-07-18 | Future Domain Corporation | Automatic SCSI termination circuit |
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1996
- 1996-01-17 JP JP8005905A patent/JPH09200004A/ja active Pending
-
1997
- 1997-01-16 DE DE69700965T patent/DE69700965T2/de not_active Expired - Fee Related
- 1997-01-16 EP EP97100638A patent/EP0785629B1/en not_active Expired - Lifetime
- 1997-01-16 US US08/784,775 patent/US6340911B1/en not_active Expired - Fee Related
- 1997-01-17 KR KR1019970001274A patent/KR100236255B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
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| DE69700965T2 (de) | 2000-07-27 |
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| EP0785629A1 (en) | 1997-07-23 |
| US6340911B1 (en) | 2002-01-22 |
| EP0785629B1 (en) | 1999-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010306 |