JPH04150316A - 電界効果トランジスタ回路 - Google Patents
電界効果トランジスタ回路Info
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- JPH04150316A JPH04150316A JP2270555A JP27055590A JPH04150316A JP H04150316 A JPH04150316 A JP H04150316A JP 2270555 A JP2270555 A JP 2270555A JP 27055590 A JP27055590 A JP 27055590A JP H04150316 A JPH04150316 A JP H04150316A
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- H03K—PULSE TECHNIQUE
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- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、ＧａＡｓ （ガリウム・ヒ素）基板上に形成
された金属・半導体電界効果トランジスタ（Ｍｅｔａｌ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ＰＥＴ：Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔ ）を用いた電界効果トランジスタ回路に
係り、特に縦積み接続された直接結合ＦＥＴ論理回路（
Ｄｉｒ−ｅｃｔ Ｃｏｕｐｌｅｄ ＰＥＴ Ｌｏｇｉｃ
：Ｄ ＣＦ Ｌ ）回路に電流を供給するための電流調
整回路に関する。
された金属・半導体電界効果トランジスタ（Ｍｅｔａｌ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ＰＥＴ：Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔ ）を用いた電界効果トランジスタ回路に
係り、特に縦積み接続された直接結合ＦＥＴ論理回路（
Ｄｉｒ−ｅｃｔ Ｃｏｕｐｌｅｄ ＰＥＴ Ｌｏｇｉｃ
：Ｄ ＣＦ Ｌ ）回路に電流を供給するための電流調
整回路に関する。
（従来の技術）
一般に、ＤＣＦＬ回路は低電圧電源（１〜２Ｖ）で駆動
可能であり、かつ、論理状態の“０”“１”に拘らず常
に一定の電流が流れる。即ち、例えば第５図に示すよう
なりＣＦＬインバータ回路は、電源電位ｖｃＣと接地電
位ＧＮＤとの間に、ゲート・ドレイン相互が接続された
デプレーション型の負荷トランジスタ５１およびゲート
に入力電圧が印加されるエンハンスメント型の駆動トラ
ンジスタ５２が直列に接続されている。このインバータ
回路においては、電源電位■ｃｃが例えばＩＶとすれば
、駆動トランジスタ５２がオン状態の時の出力電位は例
えば０．０５〜０．１■であり、駆動トランジスタ５２
がオフ状態の時の出力電位は例えば０．６〜０，７Ｖで
ある。
可能であり、かつ、論理状態の“０”“１”に拘らず常
に一定の電流が流れる。即ち、例えば第５図に示すよう
なりＣＦＬインバータ回路は、電源電位ｖｃＣと接地電
位ＧＮＤとの間に、ゲート・ドレイン相互が接続された
デプレーション型の負荷トランジスタ５１およびゲート
に入力電圧が印加されるエンハンスメント型の駆動トラ
ンジスタ５２が直列に接続されている。このインバータ
回路においては、電源電位■ｃｃが例えばＩＶとすれば
、駆動トランジスタ５２がオン状態の時の出力電位は例
えば０．０５〜０．１■であり、駆動トランジスタ５２
がオフ状態の時の出力電位は例えば０．６〜０，７Ｖで
ある。
このようなりＣＦＬ回路の特徴を活かして、例えば第６
図に示すように、ＤＣＦＬ回路を二段に縦積み接続（ス
タック化）して低消費電流化を図る回路が既に提案され
ている（本願出願人の出願に係る特願昭６２−２４４５
８８号）。この回路は、電源電位Ｖｃｃと接地電位ＧＮ
Ｄとの間に、第１（上段）のＤＣＦＬ回路１］および第
２（下段）のＤＣＦＬ回路１２が縦積み接続されており
、前記第１のＤＣＦＬ回路１１に並列に金属・半導体電
界効果型の１個の電流調整用のデプレーション型のトラ
ンジスタ１３のドレイン・ソース間が接続されており（
つまり、電流調整用トランジスタ１３のドレインは電源
電位ｖｃｃに接続され、そのソースは上段のＤＣＦＬ回
路１１と下段のＤＣＦＬ回路１２との結合点に接続され
ている。）でいる。そして、電源電位ＶＣＣと接地電位
ＧＮＤとの間に電源電圧を二分割する分圧回路１４が接
続されており、この分圧回路１４の分圧出力が上記電流
調整用トランジスタ１３のゲートに印加されている。こ
こで、下段のＤＣＦＬ回路１２が上段のＤＣＦＬ回路１
１よりも電流が大きくなると、この下段、上段の消費電
流差を補う電流が電流調整用トランジスタ１３から下段
のＤＣＦＬ回路１２に供給される。
図に示すように、ＤＣＦＬ回路を二段に縦積み接続（ス
タック化）して低消費電流化を図る回路が既に提案され
ている（本願出願人の出願に係る特願昭６２−２４４５
８８号）。この回路は、電源電位Ｖｃｃと接地電位ＧＮ
Ｄとの間に、第１（上段）のＤＣＦＬ回路１］および第
２（下段）のＤＣＦＬ回路１２が縦積み接続されており
、前記第１のＤＣＦＬ回路１１に並列に金属・半導体電
界効果型の１個の電流調整用のデプレーション型のトラ
ンジスタ１３のドレイン・ソース間が接続されており（
つまり、電流調整用トランジスタ１３のドレインは電源
電位ｖｃｃに接続され、そのソースは上段のＤＣＦＬ回
路１１と下段のＤＣＦＬ回路１２との結合点に接続され
ている。）でいる。そして、電源電位ＶＣＣと接地電位
ＧＮＤとの間に電源電圧を二分割する分圧回路１４が接
続されており、この分圧回路１４の分圧出力が上記電流
調整用トランジスタ１３のゲートに印加されている。こ
こで、下段のＤＣＦＬ回路１２が上段のＤＣＦＬ回路１
１よりも電流が大きくなると、この下段、上段の消費電
流差を補う電流が電流調整用トランジスタ１３から下段
のＤＣＦＬ回路１２に供給される。
ところで、上記したような第６図の回路において、下段
のＤＣＦＬ回路１２が例えば出力回路のように瞬間的に
多量の電流を流す回路であるとすると、下段のＤＣＦＬ
回路１２に多量の電流が流れた場合には、それに相当す
る補正電流を電流調整用トランジスタ１３が供給しよう
として電流調整用トランジスタ１３のゲート・ソース間
電圧ＶＣＳが開く。
のＤＣＦＬ回路１２が例えば出力回路のように瞬間的に
多量の電流を流す回路であるとすると、下段のＤＣＦＬ
回路１２に多量の電流が流れた場合には、それに相当す
る補正電流を電流調整用トランジスタ１３が供給しよう
として電流調整用トランジスタ１３のゲート・ソース間
電圧ＶＣＳが開く。
しかし、この場合、電流調整用トランジスタ１３のゲー
ト電位は分圧回路１４の分圧出力（一定）により固定さ
れているので、電流調整用トランジスタ１３のソース電
位は低下し、上段のＤＣＦＬ回路１１と下段のＤＣＦＬ
回路１２との結合点の電位、つまり、上段のＤＣＦＬ回
路１１の接地電位（中間接地電位Ｖ ＣＮＤＩ）を安定
に確保することができなくなり、上段のＤＣＦＬ回路１
１の出力電位が変動してその次段に接続されている他の
回路（図示せず）を誤動作させてしまう原因となる。
ト電位は分圧回路１４の分圧出力（一定）により固定さ
れているので、電流調整用トランジスタ１３のソース電
位は低下し、上段のＤＣＦＬ回路１１と下段のＤＣＦＬ
回路１２との結合点の電位、つまり、上段のＤＣＦＬ回
路１１の接地電位（中間接地電位Ｖ ＣＮＤＩ）を安定
に確保することができなくなり、上段のＤＣＦＬ回路１
１の出力電位が変動してその次段に接続されている他の
回路（図示せず）を誤動作させてしまう原因となる。
（発明が解決しようとする課題）
上記したように縦積み接続されたＤＣＦＬ回路に補正電
流を供給するための従来の電流調整回路は、補正電流の
供給対象であるＤＣＦＬ回路に多量の電流が流れた場合
には、それに相当する補正電流を供給しようとして電流
調整回路出力端の電位が不安定になり、この電流調整回
路出力端を中間接地電位端とするＤＣＦＬ回路の出力電
位が変動してその次段に接続されている他の回路を誤動
作させてしまうという問題がある。
流を供給するための従来の電流調整回路は、補正電流の
供給対象であるＤＣＦＬ回路に多量の電流が流れた場合
には、それに相当する補正電流を供給しようとして電流
調整回路出力端の電位が不安定になり、この電流調整回
路出力端を中間接地電位端とするＤＣＦＬ回路の出力電
位が変動してその次段に接続されている他の回路を誤動
作させてしまうという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、あるＤＣＦＬ回路に瞬間的に多量の電流が流
れた場合にそれに相当する補正電流を供給しようとしで
ある電流調整回路の出力端の電位が不安定になったとし
ても、上記ＤＣＦＬ回路には接続されていない別のＤＣ
ＦＬ回路の中間接地電位端が不安定になってその出力電
位が変動したり、その次段に接続されている他の回路が
誤動作することを防止し得る電界効果トランジスタ回路
を提供することにある。
の目的は、あるＤＣＦＬ回路に瞬間的に多量の電流が流
れた場合にそれに相当する補正電流を供給しようとしで
ある電流調整回路の出力端の電位が不安定になったとし
ても、上記ＤＣＦＬ回路には接続されていない別のＤＣ
ＦＬ回路の中間接地電位端が不安定になってその出力電
位が変動したり、その次段に接続されている他の回路が
誤動作することを防止し得る電界効果トランジスタ回路
を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明は、金属・半導体電界効果トランジスタを用いた
直接結合ＦＥＴ論理回路が電源電位と接地電位との間に
複数個縦積み接続され、この縦積み接続された直接結合
ＦＥＴ論理回路の中間接地電位端に電流を供給するため
の金属・半導体電界効果型の電流調整用トランジスタが
上記電源電位と上記中間接地電位端との間に接続され、
この電流調整用トランジスタのゲートにバイアス電位を
与えるバイアス回路を具備する電界効果トランジスタ回
路において、さらに、上記電流調整用トランジスタとは
別に、上記バイアス電位がゲートに与えられ、前記縦積
み接続された直接結合ＦＥＴ論理回路とは別の直接結合
ＦＥＴ論理回路に電流を供給するための金属・半導体電
界効果型の電流調整用トランジスタが少なくとも１個設
けられていることを特徴とする。
直接結合ＦＥＴ論理回路が電源電位と接地電位との間に
複数個縦積み接続され、この縦積み接続された直接結合
ＦＥＴ論理回路の中間接地電位端に電流を供給するため
の金属・半導体電界効果型の電流調整用トランジスタが
上記電源電位と上記中間接地電位端との間に接続され、
この電流調整用トランジスタのゲートにバイアス電位を
与えるバイアス回路を具備する電界効果トランジスタ回
路において、さらに、上記電流調整用トランジスタとは
別に、上記バイアス電位がゲートに与えられ、前記縦積
み接続された直接結合ＦＥＴ論理回路とは別の直接結合
ＦＥＴ論理回路に電流を供給するための金属・半導体電
界効果型の電流調整用トランジスタが少なくとも１個設
けられていることを特徴とする。
（作 用）
電流調整用トランジスタが複数個独立に設けられている
ので、例えば出力回路のように瞬間的に多量の電流を流
すことがあるＤＣＦＬ回路に瞬間的に多量の電流が流れ
た場合に、それに相当する補正電流を供給しようとしで
ある電流調整用；・ランジスタの出力端の電位が不安定
になったとしても、この時に上記電流調整用トランジス
タとは別の電流調整用トランジスタの出力端の電位は変
動せす、この電位を中間接地電位端とするＤＣＦＬ回路
の出力電位が変動することはなく、その次段に接続され
ている他の回路が誤動作することもない。
ので、例えば出力回路のように瞬間的に多量の電流を流
すことがあるＤＣＦＬ回路に瞬間的に多量の電流が流れ
た場合に、それに相当する補正電流を供給しようとしで
ある電流調整用；・ランジスタの出力端の電位が不安定
になったとしても、この時に上記電流調整用トランジス
タとは別の電流調整用トランジスタの出力端の電位は変
動せす、この電位を中間接地電位端とするＤＣＦＬ回路
の出力電位が変動することはなく、その次段に接続され
ている他の回路が誤動作することもない。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は、電界効果トランジスタ回路の一例を示してお
り、第６図を参照して前述した電界効果トランジスタ回
路と比べて、さらに、前記電流調整用トランジスタ１３
とは別に、前記分圧回路１４の分圧電圧がケートに与え
られ、前記縦積み接続されたＤＣＦＬ回路１１．１２と
は別の分離されたＤＣＦＬ回路１５に電流を供給するた
めのＭＥＳ ＦＥＴ型の電流調整用のデプレーション
型のトランジスター６が１個設けられている点が異なり
、その他は同じであるので第６図中と同一符号を付して
いる。
り、第６図を参照して前述した電界効果トランジスタ回
路と比べて、さらに、前記電流調整用トランジスタ１３
とは別に、前記分圧回路１４の分圧電圧がケートに与え
られ、前記縦積み接続されたＤＣＦＬ回路１１．１２と
は別の分離されたＤＣＦＬ回路１５に電流を供給するた
めのＭＥＳ ＦＥＴ型の電流調整用のデプレーション
型のトランジスター６が１個設けられている点が異なり
、その他は同じであるので第６図中と同一符号を付して
いる。
この場合、上記上記電流調整用トランジスタ１６のドレ
イン・ソース間と前記分離されたＤＣＦＬ回路１５とが
電源電位ＶＣｃと接地電位ＧＮＤとの間に直列に接続さ
れている。
イン・ソース間と前記分離されたＤＣＦＬ回路１５とが
電源電位ＶＣｃと接地電位ＧＮＤとの間に直列に接続さ
れている。
上記したような第１図の電界効果トランジスタ回路にお
いては、電流調整用トランジスタ１３．１６が２個独立
に設けられているので、瞬間的に多量の電流を流すこと
がある例えば出力回路を分離されたＤＣＦＬ回路１５に
割り当てることによりその電流調整用トランジスター６
を他のＤＣＦＬ回路１１．１２の電流調整用トランジス
タ１３から分離しておくことができる。これにより、こ
の分離されたＤＣＦＬ回路１５に瞬間的に多量の電流が
流れた場合に、それに相当する補正電流を供給しようと
して電流調整用トランジスタ］６のゲート・ソース間電
圧■Ｇ５が開き、その出力端の電位ＶＧＮＤ２か不安定
になったとしても、この時に上記電流調整用トランジス
タ１６とは別の電流調整用トランジスタ１３のゲート・
ソース間電圧ＶＧＳは影響を受けず、その出力端の電位
ＶＧＮＤＩは変動せず、この電位を中間接地電位端とす
るＤＣＦＬ回路１１の出力電位が変動することはなく、
その次段に接続されている他の回路（図示せず）が誤動
作することもない。
いては、電流調整用トランジスタ１３．１６が２個独立
に設けられているので、瞬間的に多量の電流を流すこと
がある例えば出力回路を分離されたＤＣＦＬ回路１５に
割り当てることによりその電流調整用トランジスター６
を他のＤＣＦＬ回路１１．１２の電流調整用トランジス
タ１３から分離しておくことができる。これにより、こ
の分離されたＤＣＦＬ回路１５に瞬間的に多量の電流が
流れた場合に、それに相当する補正電流を供給しようと
して電流調整用トランジスタ］６のゲート・ソース間電
圧■Ｇ５が開き、その出力端の電位ＶＧＮＤ２か不安定
になったとしても、この時に上記電流調整用トランジス
タ１６とは別の電流調整用トランジスタ１３のゲート・
ソース間電圧ＶＧＳは影響を受けず、その出力端の電位
ＶＧＮＤＩは変動せず、この電位を中間接地電位端とす
るＤＣＦＬ回路１１の出力電位が変動することはなく、
その次段に接続されている他の回路（図示せず）が誤動
作することもない。
なお、この場合に、電流調整用トランジスタ１６のゲー
ト幅を大きく設定してその電流供給能力を大きく設定し
ておけば、分離されたＤＣＦＬ回路１５の電源電位の変
動が少なくなり、その出力信号波形の立ち上がりが良く
なるという利点が得られる。
ト幅を大きく設定してその電流供給能力を大きく設定し
ておけば、分離されたＤＣＦＬ回路１５の電源電位の変
動が少なくなり、その出力信号波形の立ち上がりが良く
なるという利点が得られる。
なお、上記実施例の分圧回路１４は、第２図（ａ）に示
すように、電源電位ｖｅｃと接地電位ｖｓｓとの間に抵
抗２１．２２を直列接続したものでもよいが、これに限
らず、抵抗あるいはダイオドあるいはダイオード接続さ
れた電界効果トラ］０ ンジスタの任意の組み合わせで直列接続して構成するこ
とが可能でり、第２図（ｂ）に示すように、抵抗２３お
よび２個のショットキーダイオード２４・・・を直列接
続するように構成すれば良好な温度特性が得られ、第２
図（Ｃ）に示すように、ダイオード接続された金属・半
導体電界効果型のデプレーション型のトランジスタ（電
流源）２５および複数個のショットキーダイオード２６
・・・を直列接続するように構成すれば製造が容易であ
る。
すように、電源電位ｖｅｃと接地電位ｖｓｓとの間に抵
抗２１．２２を直列接続したものでもよいが、これに限
らず、抵抗あるいはダイオドあるいはダイオード接続さ
れた電界効果トラ］０ ンジスタの任意の組み合わせで直列接続して構成するこ
とが可能でり、第２図（ｂ）に示すように、抵抗２３お
よび２個のショットキーダイオード２４・・・を直列接
続するように構成すれば良好な温度特性が得られ、第２
図（Ｃ）に示すように、ダイオード接続された金属・半
導体電界効果型のデプレーション型のトランジスタ（電
流源）２５および複数個のショットキーダイオード２６
・・・を直列接続するように構成すれば製造が容易であ
る。
第３図は、第１図中の分圧回路１４として第２図（ｂ）
中に示した構成のものを用い、電源電位Ｖｅｃ−３，Ｏ
Ｖとした場合における第１図の回路の動作波形をシミュ
レーションした結果の一例を示している。ここで、３１
は分離されたＤＣＦＬ回路１５の出力信号波形、ＶＧＮ
Ｄ２は電流調整用トランジスタ１６の出力端の電位、３
２は第１のＤＣＦＬ回路１１の、出力信号波形、３３は
第２のＤＣＦＬ回路１２の出力信号波形、ＶＧＮＤＩは
電流調整用トランジスタ１３の出力端の電位であり、電
流調整用トランジスタ１６の出力端の電位Ｖ ＧＮＤ２
が不安定になった時でも、電流調整用トランジスタ］３
の出力端の電位ＶＧＮＤ＋は変動しないことが分かる。
中に示した構成のものを用い、電源電位Ｖｅｃ−３，Ｏ
Ｖとした場合における第１図の回路の動作波形をシミュ
レーションした結果の一例を示している。ここで、３１
は分離されたＤＣＦＬ回路１５の出力信号波形、ＶＧＮ
Ｄ２は電流調整用トランジスタ１６の出力端の電位、３
２は第１のＤＣＦＬ回路１１の、出力信号波形、３３は
第２のＤＣＦＬ回路１２の出力信号波形、ＶＧＮＤＩは
電流調整用トランジスタ１３の出力端の電位であり、電
流調整用トランジスタ１６の出力端の電位Ｖ ＧＮＤ２
が不安定になった時でも、電流調整用トランジスタ］３
の出力端の電位ＶＧＮＤ＋は変動しないことが分かる。
また、上記各実施例では、電源電位ｖｃｅと接地電位Ｇ
ＮＤとの間の電源電圧を分割する分圧回路１４を用いた
が、この分圧回路１４に限らず、電流調整用トランジス
タ１３．１６のゲートにバイアス電位を与えるバイアス
回路であればよい。
ＮＤとの間の電源電圧を分割する分圧回路１４を用いた
が、この分圧回路１４に限らず、電流調整用トランジス
タ１３．１６のゲートにバイアス電位を与えるバイアス
回路であればよい。
また、上記各実施例では、第６図の回路に対して、ＤＣ
ＦＬ回路１５とその電流調整用トランジスタ１６との１
組を付加した場合を示したが、第１図中と同様の要領で
ＤＣＦＬ回路とその電流調整用トランジスタとの複数組
を付加することも可能である。
ＦＬ回路１５とその電流調整用トランジスタ１６との１
組を付加した場合を示したが、第１図中と同様の要領で
ＤＣＦＬ回路とその電流調整用トランジスタとの複数組
を付加することも可能である。
また、上記実施例では、二段に縦積み接続されたＤＣＦ
Ｌ回路１１．１２およびその電流調整用トランジスタ１
３を具備する電界効果トランジスタ回路を示したが、本
発明は、三段以上に縦積み接続されたＤＣＦＬ回路およ
びその電流調整用トランジスタを具備する電界効果トラ
ンジスタ回路］２ にも適用することが可能である。ここで、三段に縦積み
接続されたＤＣＦＬ回路およびその電流調整用トランジ
スタを具備する電界効果トランジスタ回路を第４図に示
しており、第１図を参照して前述した電界効果トランジ
スタ回路と比べて、第１（１段目）〜第３（３段目）の
第３のＤＣＦ’Ｌ回路４１〜４３の各中間接地電位点に
それぞれ対応して補正電流を供給するための電流調整用
トランジスタ４４．４５を有し、この電流調整用トラン
ジスタ４４．４５の各ゲートに相異なるバイアスを与え
るための分圧回路１４゛の構成が異なり、その他は同じ
であるので第１図中と同一符号を付している。
Ｌ回路１１．１２およびその電流調整用トランジスタ１
３を具備する電界効果トランジスタ回路を示したが、本
発明は、三段以上に縦積み接続されたＤＣＦＬ回路およ
びその電流調整用トランジスタを具備する電界効果トラ
ンジスタ回路］２ にも適用することが可能である。ここで、三段に縦積み
接続されたＤＣＦＬ回路およびその電流調整用トランジ
スタを具備する電界効果トランジスタ回路を第４図に示
しており、第１図を参照して前述した電界効果トランジ
スタ回路と比べて、第１（１段目）〜第３（３段目）の
第３のＤＣＦ’Ｌ回路４１〜４３の各中間接地電位点に
それぞれ対応して補正電流を供給するための電流調整用
トランジスタ４４．４５を有し、この電流調整用トラン
ジスタ４４．４５の各ゲートに相異なるバイアスを与え
るための分圧回路１４゛の構成が異なり、その他は同じ
であるので第１図中と同一符号を付している。
［発明の効果］
上述したように本発明の電界効果トランジスタ回路によ
れば、あるＤＣＦＬ回路に瞬間的に多量の電流が流れた
場合にそれに相当する補正電流を供給しようとしである
電流調整回路の出力端の電位が不安定になったとしても
、上記１）ＣＦＬ回路には接続されていない別のＤＣＦ
Ｌ回路の中間接地電位端が不安定になってその出力電位
が変動したり、その次段に接続されている他の回路が誤
動作することを防止することができる。
れば、あるＤＣＦＬ回路に瞬間的に多量の電流が流れた
場合にそれに相当する補正電流を供給しようとしである
電流調整回路の出力端の電位が不安定になったとしても
、上記１）ＣＦＬ回路には接続されていない別のＤＣＦ
Ｌ回路の中間接地電位端が不安定になってその出力電位
が変動したり、その次段に接続されている他の回路が誤
動作することを防止することができる。
第１図は本発明の電界効果トランジスタ回路の一実施例
を示す回路図、第２図（ａ）乃至（Ｃ）はそれぞれ第１
図中の分圧回路の相異なる具体例を示す回路図、第３図
は第１図の回路の動作波形の一例を示す図、第４図は・
本発明の他の実施例を示す回路図、第５図はＤＣＦＬ回
路の一例であるインバータ回路を示す回路図、第６図は
現在提案されている二段に縦積み接続されたＤＣＦＬ回
路およびその電流調整用トランジスタを示す回路図であ
る。 １１・・・第１（上段）のＤＣＦＬ回路、１２・・・第
２（下段）のＤＣＦＬ回路、１３・・・電流調整用トラ
ンジスタ、１４．１４°・・・分圧回路、１５・・・分
離されたＤＣＦＬ回路、１６・・・電流調整用トランジ
ス゛り、２１．２２．２３・・・抵抗、２４．２６・・
・ダイオード、２５・・ダイオード接続された電界効〕
４ 果トランジスタ、 １〜４３・・・第１ （１段目） 第３ （３段目） のＤＣＦ−Ｌ回路、 ４４、 ５・・・電 流調移用ｌ・ランジスタ。
を示す回路図、第２図（ａ）乃至（Ｃ）はそれぞれ第１
図中の分圧回路の相異なる具体例を示す回路図、第３図
は第１図の回路の動作波形の一例を示す図、第４図は・
本発明の他の実施例を示す回路図、第５図はＤＣＦＬ回
路の一例であるインバータ回路を示す回路図、第６図は
現在提案されている二段に縦積み接続されたＤＣＦＬ回
路およびその電流調整用トランジスタを示す回路図であ
る。 １１・・・第１（上段）のＤＣＦＬ回路、１２・・・第
２（下段）のＤＣＦＬ回路、１３・・・電流調整用トラ
ンジスタ、１４．１４°・・・分圧回路、１５・・・分
離されたＤＣＦＬ回路、１６・・・電流調整用トランジ
ス゛り、２１．２２．２３・・・抵抗、２４．２６・・
・ダイオード、２５・・ダイオード接続された電界効〕
４ 果トランジスタ、 １〜４３・・・第１ （１段目） 第３ （３段目） のＤＣＦ−Ｌ回路、 ４４、 ５・・・電 流調移用ｌ・ランジスタ。
Claims (3)
- （１）金属・半導体電界効果トランジスタを用いた直接
結合ＦＥＴ論理回路が電源電位と接地電位との間に複数
個縦積み接続され、この縦積み接続された直接結合ＦＥ
Ｔ論理回路の中間接地電位端に電流を供給するための金
属・半導体電界効果型の電流調整用トランジスタが上記
電源電位と上記中間接地電位端との間に接続され、この
電流調整用トランジスタのゲートにバイアス電位を与え
るバイアス回路を具備する電界効果トランジスタ回路に
おいて、 さらに、上記電流調整用トランジスタとは別に、上記バ
イアス電位がゲートに与えられ、前記縦積み接続された
直接結合ＦＥＴ論理回路とは別の直接結合ＦＥＴ論理回
路に電流を供給するための金属・半導体電界効果型の電
流調整用トランジスタが少なくとも１個設けられている ことを特徴とする電界効果トランジスタ回路。 - （２）前記バイアス回路は、前記電源電位と接地電位と
の間の電源電圧を分割する分圧回路であることを特徴と
する請求項１記載の電界効果トランジスタ回路。 - （３）前記分圧回路は、前記電源電位と接地電位との間
に、抵抗あるいはダイオードあるいはダイオード接続さ
れた電界効果トランジスタのいずれかが複数個直列接続
されてなることを特徴とする請求項２記載の電界効果ト
ランジスタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270555A JPH04150316A (ja) | 1990-10-11 | 1990-10-11 | 電界効果トランジスタ回路 |
| US07/774,341 US5160858A (en) | 1990-10-11 | 1991-10-10 | Field-effect transistor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270555A JPH04150316A (ja) | 1990-10-11 | 1990-10-11 | 電界効果トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150316A true JPH04150316A (ja) | 1992-05-22 |
Family
ID=17487806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2270555A Pending JPH04150316A (ja) | 1990-10-11 | 1990-10-11 | 電界効果トランジスタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5160858A (ja) |
| JP (1) | JPH04150316A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940002433B1 (ko) * | 1991-07-03 | 1994-03-24 | 삼성전자 주식회사 | 정 전압회로 |
| TW247368B (en) * | 1993-09-29 | 1995-05-11 | Seiko Epuson Co | Current regulating semiconductor integrate circuit device and fabrication method of the same |
| US6198339B1 (en) | 1996-09-17 | 2001-03-06 | International Business Machines Corporation | CVF current reference with standby mode |
| US7688117B1 (en) * | 2008-04-21 | 2010-03-30 | The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration | N channel JFET based digital logic gate structure |
| US10461749B1 (en) * | 2018-10-25 | 2019-10-29 | Shenzhen GOODIX Technology Co., Ltd. | Ground intermediation for inter-domain buffer stages |
| CN110249531B (zh) * | 2018-10-25 | 2023-08-11 | 深圳市汇顶科技股份有限公司 | 用于域间缓冲级的接地中间器件 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4347447A (en) * | 1981-04-16 | 1982-08-31 | Mostek Corporation | Current limiting MOS transistor driver circuit |
| US4771189A (en) * | 1986-05-02 | 1988-09-13 | Ford Microelectronics, Inc. | FET gate current limiter circuit |
| US4853561A (en) * | 1987-06-10 | 1989-08-01 | Regents Of The University Of Minnesota | Family of noise-immune logic gates and memory cells |
| JPH01157121A (ja) * | 1987-09-29 | 1989-06-20 | Toshiba Corp | 論理回路 |
| US4970415A (en) * | 1989-07-18 | 1990-11-13 | Gazelle Microcircuits, Inc. | Circuit for generating reference voltages and reference currents |
-
1990
- 1990-10-11 JP JP2270555A patent/JPH04150316A/ja active Pending
-
1991
- 1991-10-10 US US07/774,341 patent/US5160858A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5160858A (en) | 1992-11-03 |
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