JP2706392B2 - レベルシフト回路 - Google Patents
レベルシフト回路Info
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Description
【０００１】
【産業上の利用分野】本発明は差動論理回路、とくに低
電力ソース結合電界効果トランジスタ論理回路（以下、
ＬＳＣＦＬという）などに使われているレベルシフト回
路に関する。さらに詳しくは、レベルシフト電圧を低く
し、回路全体の電源電圧の低減を図って３段以上のＤＣ
レベルを出力できるレベルシフト回路に関する。
電力ソース結合電界効果トランジスタ論理回路（以下、
ＬＳＣＦＬという）などに使われているレベルシフト回
路に関する。さらに詳しくは、レベルシフト電圧を低く
し、回路全体の電源電圧の低減を図って３段以上のＤＣ
レベルを出力できるレベルシフト回路に関する。
【０００２】
【従来の技術】ＬＳＣＦＬは縦続ゲート技術を利用で
き、高速で、低電力消費のため、多くの回路に用いられ
ている。その従来の回路図を図３に示す。
き、高速で、低電力消費のため、多くの回路に用いられ
ている。その従来の回路図を図３に示す。
【０００３】図３において、Ｐは電界効果トランジスタ
（以下、ＦＥＴという）Ｑ11〜Ｑ16からなる差動論理回
路を、３段縦続接続して形成した、差動論理回路部分で
ある。Ｓはレベルシフト回路部分で、この回路では差動
論理回路部分Ｐの出力段にそれぞれゲートが接続され、
ドレインが電源端子Ｖs に接続されたＦＥＴ、Ｑ17、Ｑ
18のソースにそれぞれダイオードＤ11〜Ｄ13およびＤ14
〜Ｄ16がそれぞれ直列に接続されて定電流を発生させる
ＦＥＴ、Ｑ20、Ｑ21を介してそれぞれ接地されている。
（以下、ＦＥＴという）Ｑ11〜Ｑ16からなる差動論理回
路を、３段縦続接続して形成した、差動論理回路部分で
ある。Ｓはレベルシフト回路部分で、この回路では差動
論理回路部分Ｐの出力段にそれぞれゲートが接続され、
ドレインが電源端子Ｖs に接続されたＦＥＴ、Ｑ17、Ｑ
18のソースにそれぞれダイオードＤ11〜Ｄ13およびＤ14
〜Ｄ16がそれぞれ直列に接続されて定電流を発生させる
ＦＥＴ、Ｑ20、Ｑ21を介してそれぞれ接地されている。
【０００４】この回路で、差動論理回路部分Ｐで形成さ
れた論理信号を、レベルシフト回路部分Ｓで負荷駆動能
力を上げるとともに、各ダイオードＤ11〜Ｄ16の端子に
接続した出力端子Ｏ1 〜Ｏ6 からレベルシフトした出力
信号を、後段の図示しない回路に送り、全体として論理
回路を構成している。このばあい、３段のＤＣレベルを
とり出すのに、ダイオードを各々２個直列に接続して、
ダイオードＤ11、Ｄ14の前段のＡ、Ｂから一つのレベル
をとり出そうとすることも考えられるが、Ａ、ＢのＤＣ
レベルはＦＥＴ、Ｑ17およびＱ18のゲート電極とほとん
ど同じ電位となり、ＦＥＴの電圧電流特性上、三極管の
立ち上がり部分に相当し、不安定な状態で、安定した働
きをさせるようなＤＣレベルをうるのは難しい。
れた論理信号を、レベルシフト回路部分Ｓで負荷駆動能
力を上げるとともに、各ダイオードＤ11〜Ｄ16の端子に
接続した出力端子Ｏ1 〜Ｏ6 からレベルシフトした出力
信号を、後段の図示しない回路に送り、全体として論理
回路を構成している。このばあい、３段のＤＣレベルを
とり出すのに、ダイオードを各々２個直列に接続して、
ダイオードＤ11、Ｄ14の前段のＡ、Ｂから一つのレベル
をとり出そうとすることも考えられるが、Ａ、ＢのＤＣ
レベルはＦＥＴ、Ｑ17およびＱ18のゲート電極とほとん
ど同じ電位となり、ＦＥＴの電圧電流特性上、三極管の
立ち上がり部分に相当し、不安定な状態で、安定した働
きをさせるようなＤＣレベルをうるのは難しい。
【０００５】また、この回路を低電源電圧で動作させる
ため、電源電圧を支配しているレベルシフト回路部分Ｓ
のシリーズ電圧を低下させる回路が文献、レベルシフト
サーキッツ フォア ガリウムヒ素 ロウ パワー ソ
ース カップルドエフイーティー ロジック(Level Shi
ft Circuits for GaAs Low Power Source Coupled FET
Logic)（ザ トランザクションズ オブ ジ アイ イ
ー アイ シーイー(The Transactions of the IEICE)
第70巻第４号、1987年４月、224 〜226 頁）に紹介され
ている。すなわち、この回路は図４に示すように、レベ
ルシフト回路部分Ｓを、図３のダイオードに代えてＦＥ
Ｔ、Ｑ31〜Ｑ34をそのゲートとドレインを短絡して直列
に接続することにより、レベルシフト段を構成してい
る。その結果、従来はダイオードの立ち上がり部分を使
用して、１個のダイオードの両端電圧に0.7 Ｖ位が不可
欠であったのに対し、このＦＥＴを使用することにより
0.4 Ｖ位で同じ電流がえられ、全体として1.8 Ｖ、30％
の電源電圧の低下を図っている。
ため、電源電圧を支配しているレベルシフト回路部分Ｓ
のシリーズ電圧を低下させる回路が文献、レベルシフト
サーキッツ フォア ガリウムヒ素 ロウ パワー ソ
ース カップルドエフイーティー ロジック(Level Shi
ft Circuits for GaAs Low Power Source Coupled FET
Logic)（ザ トランザクションズ オブ ジ アイ イ
ー アイ シーイー(The Transactions of the IEICE)
第70巻第４号、1987年４月、224 〜226 頁）に紹介され
ている。すなわち、この回路は図４に示すように、レベ
ルシフト回路部分Ｓを、図３のダイオードに代えてＦＥ
Ｔ、Ｑ31〜Ｑ34をそのゲートとドレインを短絡して直列
に接続することにより、レベルシフト段を構成してい
る。その結果、従来はダイオードの立ち上がり部分を使
用して、１個のダイオードの両端電圧に0.7 Ｖ位が不可
欠であったのに対し、このＦＥＴを使用することにより
0.4 Ｖ位で同じ電流がえられ、全体として1.8 Ｖ、30％
の電源電圧の低下を図っている。
【０００６】
【発明が解決しようとする課題】従来のこの差動論理回
路は、消費電力が大きい反面、素子特性のバラツキに強
い回路として種々の回路に利用されるが、最近の電子機
器の小型化および軽量化に伴い、これらの回路も低い電
源電圧で動作することが要求されている。この点から従
来のレベルシフト回路にダイオードを使用した回路で
は、動作速度を犠牲にしないで、ダイオードの立ち上が
り部分の電圧0.7 Ｖを下げることができず、ダイオード
を直列につなぐことから他の回路を低い電源電圧で動作
するように構成しても、全体として電源電圧を低くする
ことができない。
路は、消費電力が大きい反面、素子特性のバラツキに強
い回路として種々の回路に利用されるが、最近の電子機
器の小型化および軽量化に伴い、これらの回路も低い電
源電圧で動作することが要求されている。この点から従
来のレベルシフト回路にダイオードを使用した回路で
は、動作速度を犠牲にしないで、ダイオードの立ち上が
り部分の電圧0.7 Ｖを下げることができず、ダイオード
を直列につなぐことから他の回路を低い電源電圧で動作
するように構成しても、全体として電源電圧を低くする
ことができない。
【０００７】一方、レベルシフト回路のダイオードの代
りに前述のゲートとドレインを短絡したＦＥＴを使用し
た回路では、電源電圧を大幅に低下させることをできる
が、このＦＥＴの動作は３極管領域の動作を利用してい
るので、電圧と電流の関係が安定状態になっておらず、
しきい値電圧Ｖthや電流増幅率などの素子特性のバラツ
キにより電圧電流の関係に変動が生じる。その結果、定
電流を流してレベルシフトされた各段での出力であるレ
ベルシフト量に大きなバラツキが生じ、コントロールが
非常に難しいという問題がある。
りに前述のゲートとドレインを短絡したＦＥＴを使用し
た回路では、電源電圧を大幅に低下させることをできる
が、このＦＥＴの動作は３極管領域の動作を利用してい
るので、電圧と電流の関係が安定状態になっておらず、
しきい値電圧Ｖthや電流増幅率などの素子特性のバラツ
キにより電圧電流の関係に変動が生じる。その結果、定
電流を流してレベルシフトされた各段での出力であるレ
ベルシフト量に大きなバラツキが生じ、コントロールが
非常に難しいという問題がある。
【０００８】本発明はこのような状況に鑑みなされたも
ので、安定したレベルシフト量がえられ、かつ低い電源
電圧で動作するレベルシフト回路を提供することを目的
とする。
ので、安定したレベルシフト量がえられ、かつ低い電源
電圧で動作するレベルシフト回路を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明によるレベルシフ
ト回路は、電源端子と接地間に接続され、参照電圧に比
べて入力電圧の高低で電流の切替をする差動論理回路の
出力段に、電界効果トランジスタのソースフォロアで接
続されて複数段のＤＣレベル信号を発生させるレベルシ
フト回路であって、少なくとも各々１個のダイオードと
抵抗を含む素子が直列に接続された第１の回路と、少な
くとも２個のダイオードを含む素子が直列に接続された
第２の回路とが、前記電界効果トランジスタのソースと
前記電源端子または接地間に並列に接続され、前記第１
の回路の抵抗は、動作時の電流における該抵抗の両端間
の電圧が前記ダイオードの両端間の電圧より小さくなる
ように設定されるように構成したものである。
ト回路は、電源端子と接地間に接続され、参照電圧に比
べて入力電圧の高低で電流の切替をする差動論理回路の
出力段に、電界効果トランジスタのソースフォロアで接
続されて複数段のＤＣレベル信号を発生させるレベルシ
フト回路であって、少なくとも各々１個のダイオードと
抵抗を含む素子が直列に接続された第１の回路と、少な
くとも２個のダイオードを含む素子が直列に接続された
第２の回路とが、前記電界効果トランジスタのソースと
前記電源端子または接地間に並列に接続され、前記第１
の回路の抵抗は、動作時の電流における該抵抗の両端間
の電圧が前記ダイオードの両端間の電圧より小さくなる
ように設定されるように構成したものである。
【００１０】
【作用】本発明によるレベルシフト回路によれば、ソー
スフォロアに接続するレベルシフト段に、ダイオードの
立ち上がり電圧の半分の電圧になるような抵抗を導入し
ているため、レベルシフトを構成する全体の電圧を低減
化できるとともに、ダイオードと抵抗の組み合わせで、
ダイオードの整流作用により信号とり出し用出力端子か
ら他の出力端子への回り込みを防止でき、かつ安定領域
で動作しているため、安定なＤＣレベルを出力する。
スフォロアに接続するレベルシフト段に、ダイオードの
立ち上がり電圧の半分の電圧になるような抵抗を導入し
ているため、レベルシフトを構成する全体の電圧を低減
化できるとともに、ダイオードと抵抗の組み合わせで、
ダイオードの整流作用により信号とり出し用出力端子か
ら他の出力端子への回り込みを防止でき、かつ安定領域
で動作しているため、安定なＤＣレベルを出力する。
【００１１】
【実施例】つぎに図面により本発明について説明する。
図１は本発明の一実施例であるレベルシフト回路部分Ｓ
が、最も基本的な差動論理回路部分Ｐに接続された回路
の回路図である。同図においてＱ1 、Ｑ2 ‥‥‥はＦＥ
Ｔ、Ｄ1 、Ｄ2 ‥‥‥はダイオード、Ｒ1 、Ｒ2 ‥‥‥
は抵抗、Ｉ1 、Ｉ2 は入力端子、Ｏ1 、Ｏ2 ‥‥‥は出
力端子、Ｖs は電源端子、Ｖcsは定電流源のコントロー
ル用入力端子を示す。
図１は本発明の一実施例であるレベルシフト回路部分Ｓ
が、最も基本的な差動論理回路部分Ｐに接続された回路
の回路図である。同図においてＱ1 、Ｑ2 ‥‥‥はＦＥ
Ｔ、Ｄ1 、Ｄ2 ‥‥‥はダイオード、Ｒ1 、Ｒ2 ‥‥‥
は抵抗、Ｉ1 、Ｉ2 は入力端子、Ｏ1 、Ｏ2 ‥‥‥は出
力端子、Ｖs は電源端子、Ｖcsは定電流源のコントロー
ル用入力端子を示す。
【００１２】この回路で、同じ構造の２個のＦＥＴ、Ｑ
1 、Ｑ2 がソース結合で対称的に接続され、定電流回路
を構成するＱ5 、Ｒ5 により定電流を流すことにより、
入力端子Ｉ1 、Ｉ2 に入力された相補入力信号により電
流を切り替えることで論理信号が図示しない後段の回路
を駆動するソースフォロアＦＥＴ、Ｑ3 、Ｑ4 のゲート
端子に供給される。この差動論理回路部分Ｐでは、温度
変化や電源変動があっても２つのＦＥＴＱ1 、Ｑ2 に同
じような変動を与えるため、相殺され、かつソース電流
を安定に与えることができるので、バイアス安定性に優
れている。このため、ＩＣ演算増幅器など種々の回路の
基本回路に、この方式が用いられている。
1 、Ｑ2 がソース結合で対称的に接続され、定電流回路
を構成するＱ5 、Ｒ5 により定電流を流すことにより、
入力端子Ｉ1 、Ｉ2 に入力された相補入力信号により電
流を切り替えることで論理信号が図示しない後段の回路
を駆動するソースフォロアＦＥＴ、Ｑ3 、Ｑ4 のゲート
端子に供給される。この差動論理回路部分Ｐでは、温度
変化や電源変動があっても２つのＦＥＴＱ1 、Ｑ2 に同
じような変動を与えるため、相殺され、かつソース電流
を安定に与えることができるので、バイアス安定性に優
れている。このため、ＩＣ演算増幅器など種々の回路の
基本回路に、この方式が用いられている。
【００１３】この差動論理回路部分Ｐは、ＦＥＴでなく
同じ構造のトランジスタ２個で構成してもよく、また従
来例で示したように、このＦＥＴなどの組を何段も縦続
接続することにより、３つ以上の信号のＯＲ−ＮＯＲ回
路を構成するようにして使用することもできる。
同じ構造のトランジスタ２個で構成してもよく、また従
来例で示したように、このＦＥＴなどの組を何段も縦続
接続することにより、３つ以上の信号のＯＲ−ＮＯＲ回
路を構成するようにして使用することもできる。
【００１４】レベルシフト回路部分Ｓは、差動論理回路
部分Ｐのそれぞれ逆相の出力がゲートに接続され、レベ
ルシフト回路部分Ｓの後段の回路（図示せず）を駆動す
るＦＥＴ、Ｑ3 、Ｑ4 のソースにレベルシフト段が接続
されて構成されている。すなわち、ＦＥＴ、Ｑ3 のソー
スには、ダイオードＤ1 と抵抗Ｒ1 および定電流回路を
構成するＦＥＴ、Ｑ6 と抵抗Ｒ6 を直列に接続した第１
の回路100 と、ダイオードＤ2 、Ｄ3 および定電流回路
を構成するＦＥＴ、Ｑ7 と抵抗Ｒ7 を直列に接続した第
２の回路200 とが並列に接続されて構成されている。こ
こでＲ1 はここに流される定電流による電圧降下が、ダ
イオードＤ1 、Ｄ2 の立ち上がり電圧であるＶF （約0.
7 Ｖ）の約半分となるように設定されている。ＦＥＴ、
Ｑ4 のソースにも同様のレベルシフト回路が接続され、
位相の反転したＤＣレベルを出力する構成となってい
る。ここで、ＦＥＴ、Ｑ5 〜Ｑ9 はそれぞれコントロー
ル用入力端子Ｖcsにより定まった電流を流すための定電
流源を発生させるもので、抵抗Ｒ5 〜Ｒ9 は素子のバラ
ツキを補正する補償抵抗で、これらは定電流がえられれ
ば別の構成でもよい。
部分Ｐのそれぞれ逆相の出力がゲートに接続され、レベ
ルシフト回路部分Ｓの後段の回路（図示せず）を駆動す
るＦＥＴ、Ｑ3 、Ｑ4 のソースにレベルシフト段が接続
されて構成されている。すなわち、ＦＥＴ、Ｑ3 のソー
スには、ダイオードＤ1 と抵抗Ｒ1 および定電流回路を
構成するＦＥＴ、Ｑ6 と抵抗Ｒ6 を直列に接続した第１
の回路100 と、ダイオードＤ2 、Ｄ3 および定電流回路
を構成するＦＥＴ、Ｑ7 と抵抗Ｒ7 を直列に接続した第
２の回路200 とが並列に接続されて構成されている。こ
こでＲ1 はここに流される定電流による電圧降下が、ダ
イオードＤ1 、Ｄ2 の立ち上がり電圧であるＶF （約0.
7 Ｖ）の約半分となるように設定されている。ＦＥＴ、
Ｑ4 のソースにも同様のレベルシフト回路が接続され、
位相の反転したＤＣレベルを出力する構成となってい
る。ここで、ＦＥＴ、Ｑ5 〜Ｑ9 はそれぞれコントロー
ル用入力端子Ｖcsにより定まった電流を流すための定電
流源を発生させるもので、抵抗Ｒ5 〜Ｒ9 は素子のバラ
ツキを補正する補償抵抗で、これらは定電流がえられれ
ば別の構成でもよい。
【００１５】この回路で、駆動用のＦＥＴ、Ｑ3 のソー
スに並列に接続された、第１の回路100 および第２の回
路200 に定電流が流され、ダイオードＤ1 、Ｄ2 でダイ
オードの立ち上がり電圧であるＶF の電圧降下が生じ、
抵抗Ｒ1 でさらに１／２ＶF の電圧降下が生じる。また
ダイオードＤ3 によりダイオードＤ2 に対してさらにＶ
F の電圧降下が生じる。その結果出力端子Ｏ1 、Ｏ2 、
Ｏ3 にそれぞれ１／２ＶF のＤＣレベルの差を有する信
号が出力され、後段の回路に送られる。差動論理回路部
分Ｐの位相の反転したＦＥＴ、Ｑ2 からのもう一方の信
号は、同様にＦＥＴ、Ｑ4 に接続されたレベルシフト回
路で同じ１／２ＶF のＤＣレベルの差を有する信号を後
段の回路に送出する。
スに並列に接続された、第１の回路100 および第２の回
路200 に定電流が流され、ダイオードＤ1 、Ｄ2 でダイ
オードの立ち上がり電圧であるＶF の電圧降下が生じ、
抵抗Ｒ1 でさらに１／２ＶF の電圧降下が生じる。また
ダイオードＤ3 によりダイオードＤ2 に対してさらにＶ
F の電圧降下が生じる。その結果出力端子Ｏ1 、Ｏ2 、
Ｏ3 にそれぞれ１／２ＶF のＤＣレベルの差を有する信
号が出力され、後段の回路に送られる。差動論理回路部
分Ｐの位相の反転したＦＥＴ、Ｑ2 からのもう一方の信
号は、同様にＦＥＴ、Ｑ4 に接続されたレベルシフト回
路で同じ１／２ＶF のＤＣレベルの差を有する信号を後
段の回路に送出する。
【００１６】このレベルシフト回路では、並列に接続し
た一方の第１の回路にダイオードの立ち上がり電圧ＶF
の半分に相当する抵抗を使用しているため、２個のダイ
オードの直列接続分の電圧で３個のＤＣレベルを安定に
うることができる。
た一方の第１の回路にダイオードの立ち上がり電圧ＶF
の半分に相当する抵抗を使用しているため、２個のダイ
オードの直列接続分の電圧で３個のＤＣレベルを安定に
うることができる。
【００１７】電源電圧は上昇しても、さらに多段の出力
レベルを必要とするばあいは、この抵抗Ｒ1 やダイオー
ドＤ3 の下に、さらにダイオードや抵抗を接続すること
により、従来のダイオードのみを多段に接続するばあい
に比べて、はるかに低い電源電圧で多段のＤＣレベルを
うることができる。
レベルを必要とするばあいは、この抵抗Ｒ1 やダイオー
ドＤ3 の下に、さらにダイオードや抵抗を接続すること
により、従来のダイオードのみを多段に接続するばあい
に比べて、はるかに低い電源電圧で多段のＤＣレベルを
うることができる。
【００１８】実施例１ 図２に本発明の差動論理回路に接続されたレベルシフト
回路を応用したＴ形フリップフロップ回路の回路図を示
す。同図において、Ｐは差動論理回路部分、Ｓはレベル
シフト回路部分で図１と同様にＦＥＴのソースフォロア
部に１個のダイオードと１個の抵抗を直列に接続した第
１の回路100 と、２個のダイオードを直列に接続した第
２の回路200 を並列に接続してレベルシフト回路部分を
構成している。なお、この実施例では、定電流源として
の補償用抵抗を図示していない。
回路を応用したＴ形フリップフロップ回路の回路図を示
す。同図において、Ｐは差動論理回路部分、Ｓはレベル
シフト回路部分で図１と同様にＦＥＴのソースフォロア
部に１個のダイオードと１個の抵抗を直列に接続した第
１の回路100 と、２個のダイオードを直列に接続した第
２の回路200 を並列に接続してレベルシフト回路部分を
構成している。なお、この実施例では、定電流源として
の補償用抵抗を図示していない。
【００１９】このレベルシフト回路の一段目のＤＣレベ
ルを第２の差動論理回路部分Ｐ2 に帰還させ、マスター
スレーブ型のフリップフロップを構成するものである。
なおこのレベルシフト回路部分の第２の出力段Ｏ2 、Ｏ
5 や第３の出力段Ｏ3 、Ｏ6 は異なるＤＣレベルの必要
な、次段のＡＮＤ- ＮＡＮＤ回路、ＯＲ- ＮＯＲ回路ま
たはフリップフロップ回路への出力端子として利用す
る。
ルを第２の差動論理回路部分Ｐ2 に帰還させ、マスター
スレーブ型のフリップフロップを構成するものである。
なおこのレベルシフト回路部分の第２の出力段Ｏ2 、Ｏ
5 や第３の出力段Ｏ3 、Ｏ6 は異なるＤＣレベルの必要
な、次段のＡＮＤ- ＮＡＮＤ回路、ＯＲ- ＮＯＲ回路ま
たはフリップフロップ回路への出力端子として利用す
る。
【００２０】この実施例によるフリップフロップ回路
は、従来電源電圧が3.5 Ｖでしか動作しなかったのが2.
8 Ｖで動作するようになり、従来電源電圧が５Ｖの装置
にしか使えなかったのが、３Ｖのシステムに利用するこ
とができるようになった。
は、従来電源電圧が3.5 Ｖでしか動作しなかったのが2.
8 Ｖで動作するようになり、従来電源電圧が５Ｖの装置
にしか使えなかったのが、３Ｖのシステムに利用するこ
とができるようになった。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
素子特性のバラツキに強い差動論理回路の出力段に接続
されたＦＥＴのソースフォロアに、ダイオードと抵抗を
組み合わせた直列回路を二つ並列に接続したため、従来
のダイオードを直列に接続したレベルシフト回路より低
い電源電圧で、多段のＤＣレベルを安定な状態でうるこ
とができる。また、本発明によれば、一つのＦＥＴのソ
ースに並列に接続してレベルシフトしているため、ソー
スフォロアＦＥＴが共通で、ＤＣレベルのバラツキを小
さくできる。
素子特性のバラツキに強い差動論理回路の出力段に接続
されたＦＥＴのソースフォロアに、ダイオードと抵抗を
組み合わせた直列回路を二つ並列に接続したため、従来
のダイオードを直列に接続したレベルシフト回路より低
い電源電圧で、多段のＤＣレベルを安定な状態でうるこ
とができる。また、本発明によれば、一つのＦＥＴのソ
ースに並列に接続してレベルシフトしているため、ソー
スフォロアＦＥＴが共通で、ＤＣレベルのバラツキを小
さくできる。
【００２２】その結果、本発明によるレベルシフト回路
をフリップフロップ回路や乗算、加算回路などに応用で
き、低い電源電圧で動作できるため、移動体通信分野な
どの回路に有効に利用できる効果がある。
をフリップフロップ回路や乗算、加算回路などに応用で
き、低い電源電圧で動作できるため、移動体通信分野な
どの回路に有効に利用できる効果がある。
【図１】本発明のレベルシフト回路の一実施例を、基本
的差動論理回路に接続した回路図である。
的差動論理回路に接続した回路図である。
【図２】本発明のレベルシフト回路を応用したＴ形フリ
ップフロップ回路を示す回路図である。
ップフロップ回路を示す回路図である。
【図３】従来のレベルシフト回路の一実施例を示す回路
図である。
図である。
【図４】従来のレベルシフト回路の他の実施例を示す回
路図である。
路図である。
Ｑ 電界効果トランジスタ（ＦＥＴ） Ｄ ダイオード Ｒ 抵抗 ＶS 電源端子 Ｐ 差動論理回路部分 Ｓ レベルシフト回路部分 100 第１の回路 200 第２の回路
Claims (1)
- 【請求項１】 電源端子と接地間に接続され、参照電圧
に比べて入力電圧の高低で電流の切替をする差動論理回
路の出力段に、電界効果トランジスタのソースフォロア
で接続されて複数段のＤＣレベル信号を発生させるレベ
ルシフト回路であって、少なくとも各々１個のダイオー
ドと抵抗を含む素子が直列に接続された第１の回路と、
少なくとも２個のダイオードを含む素子が直列に接続さ
れた第２の回路とが、前記電界効果トランジスタのソー
スと前記電源端子または接地間に並列に接続され、前記
第１の回路の抵抗は、動作時の電流における該抵抗の両
端間の電圧が前記ダイオードの両端間の電圧より小さく
なるように設定されてなるレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187763A JP2706392B2 (ja) | 1991-07-26 | 1991-07-26 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187763A JP2706392B2 (ja) | 1991-07-26 | 1991-07-26 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537356A JPH0537356A (ja) | 1993-02-12 |
| JP2706392B2 true JP2706392B2 (ja) | 1998-01-28 |
Family
ID=16211782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3187763A Expired - Fee Related JP2706392B2 (ja) | 1991-07-26 | 1991-07-26 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706392B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3689197B2 (ja) * | 1996-09-06 | 2005-08-31 | 三菱電機株式会社 | レベルシフト回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175319A (ja) * | 1987-12-29 | 1989-07-11 | Fujitsu Ltd | 論理回路 |
| JPH02170620A (ja) * | 1988-12-22 | 1990-07-02 | Sumitomo Electric Ind Ltd | 半導体装置 |
-
1991
- 1991-07-26 JP JP3187763A patent/JP2706392B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0537356A (ja) | 1993-02-12 |
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