JPH0454724A - 論理回路 - Google Patents
論理回路Info
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- JPH0454724A JPH0454724A JP2165046A JP16504690A JPH0454724A JP H0454724 A JPH0454724 A JP H0454724A JP 2165046 A JP2165046 A JP 2165046A JP 16504690 A JP16504690 A JP 16504690A JP H0454724 A JPH0454724 A JP H0454724A
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- 150000001875 compounds Chemical class 0.000 claims abstract description 12
- 238000007599 discharging Methods 0.000 description 6
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- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
- H03K19/09436—Source coupled field-effect logic [SCFL]
-
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- H—ELECTRICITY
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速で動作する低消費電力の化合物半導体論
理回路に関するものである。
理回路に関するものである。
情報化社会の発展にともない、より高速の情報処理装置
に対する需要か高まり、これを構成する半導体装置にも
より高速の動作が求められている。
に対する需要か高まり、これを構成する半導体装置にも
より高速の動作が求められている。
この要求に対して、従来のシリコンを主成分とした半導
体装置に代わって高電子移動度という特徴を持つ種々の
化合物半導体を用いた半導体装置が開発され、高速の論
理回路などに応用されている。
体装置に代わって高電子移動度という特徴を持つ種々の
化合物半導体を用いた半導体装置が開発され、高速の論
理回路などに応用されている。
次に、このような半導体装置の一従来例としてGaAs
ICを用いたS CF L (Source Cou
pledFET Logic )回路によるインバータ
回路を、第2図に基づいて説明する。
ICを用いたS CF L (Source Cou
pledFET Logic )回路によるインバータ
回路を、第2図に基づいて説明する。
同図において、符号41はソースフォロワ回路部、符号
42はスイッチング部、符号43.44はソースフォロ
ワトランジスタ、符号45.46はレベルシフト用ダイ
オード、符号47.48は定電流源トランジスタ、符号
49.50は負荷素子、符号51.52は駆動用トラン
ジスタ、符号53は電流源、符号54.55は電源用端
子、符号56.57は入力端子、符号58.59は出力
端子をそれぞれ示している。
42はスイッチング部、符号43.44はソースフォロ
ワトランジスタ、符号45.46はレベルシフト用ダイ
オード、符号47.48は定電流源トランジスタ、符号
49.50は負荷素子、符号51.52は駆動用トラン
ジスタ、符号53は電流源、符号54.55は電源用端
子、符号56.57は入力端子、符号58.59は出力
端子をそれぞれ示している。
5CFL回路では、一般にデイプリージョン型のトラン
ジスタが用いられている。そして次段の論理回路との整
合性から、出力信号の電位を駆動用トランジスタのドレ
イン端子よりも低くする必要があるため、ソースフォロ
ワ回路部41が付加されている。この回路ではソースフ
ォロワトランジスタ43.44のゲート−ソース間電圧
およびレベルシフト用ダイオード45.46の電圧降下
により、信号レベルのシフトが行われている。
ジスタが用いられている。そして次段の論理回路との整
合性から、出力信号の電位を駆動用トランジスタのドレ
イン端子よりも低くする必要があるため、ソースフォロ
ワ回路部41が付加されている。この回路ではソースフ
ォロワトランジスタ43.44のゲート−ソース間電圧
およびレベルシフト用ダイオード45.46の電圧降下
により、信号レベルのシフトが行われている。
このように、化合物半導体を採用することによって論理
回路装置の大幅な高速・低消費電力化が達成されつつあ
る。しかし、この化合物半導体は不用なエネルギー準位
の存在によるトランジスタの周波数特性の劣化という問
題を有していた。
回路装置の大幅な高速・低消費電力化が達成されつつあ
る。しかし、この化合物半導体は不用なエネルギー準位
の存在によるトランジスタの周波数特性の劣化という問
題を有していた。
この問題の原因として、シリコンに対する酸化シリコン
(Sin)のような安定な界面を形成する絶縁体が見つ
かっていない点や、複数の元素の化合物であるためにそ
の組成が安定し難いといった点が挙げられる。
(Sin)のような安定な界面を形成する絶縁体が見つ
かっていない点や、複数の元素の化合物であるためにそ
の組成が安定し難いといった点が挙げられる。
このような原因により不要なエネルギー準位が発生し、
電位の変化の度に充放電が繰り返されるために、トラン
ジスタの周波数特性が劣化するという問題点かあった。
電位の変化の度に充放電が繰り返されるために、トラン
ジスタの周波数特性が劣化するという問題点かあった。
この周波数特性劣化について、第3図の従来例の波形図
を用いて説明する。
を用いて説明する。
まず、入力信号がハイレベルとローレベルを一定間隔で
繰り返すデユーティ比50%の第1状態では、入力信号
を反転させた波形の遅延のない出力信号が発生する。次
に、ローレベルの入力信号が長く続きその後にハイレベ
ルの信号に変化させる第2状態では、入力信号がローレ
ベルからハイレベルに変化するタイミングより遅いタイ
ミングで、出力信号がハイレベルからローレベルに変化
する。これとは逆に、ハイレベルの入力信号が長く続き
その後にローレベルの信号に変化させる第3状態では、
入力信号がハイレベルからローレベルに変化するタイミ
ングより遅いタイミングで、出力信号かローレベルから
ハイレベルに変化する。
繰り返すデユーティ比50%の第1状態では、入力信号
を反転させた波形の遅延のない出力信号が発生する。次
に、ローレベルの入力信号が長く続きその後にハイレベ
ルの信号に変化させる第2状態では、入力信号がローレ
ベルからハイレベルに変化するタイミングより遅いタイ
ミングで、出力信号がハイレベルからローレベルに変化
する。これとは逆に、ハイレベルの入力信号が長く続き
その後にローレベルの信号に変化させる第3状態では、
入力信号がハイレベルからローレベルに変化するタイミ
ングより遅いタイミングで、出力信号かローレベルから
ハイレベルに変化する。
このように周波数特性劣化は、第2状態、第3状態での
出力信号の応答の遅延であるジッタとして実際に現われ
る。また入力信号の立ち上がりと立ち下がりでジッタの
間隔が異なるときは、クロスポイントの変動として現わ
れる。
出力信号の応答の遅延であるジッタとして実際に現われ
る。また入力信号の立ち上がりと立ち下がりでジッタの
間隔が異なるときは、クロスポイントの変動として現わ
れる。
本発明は、このような周波数特性劣化の問題を解消する
ものである。
ものである。
上記課題を解決するために、本発明の論理回路は、駆動
用化合物半導体トランジスタに与えられる切替制御信号
と同相でその平均電位が所定の値だけ高い電圧安定用制
御信号で動作する電圧安定用トランジスタが駆動用化合
物半導体トランジスタと負荷素子との間に直列接続され
ているものである。
用化合物半導体トランジスタに与えられる切替制御信号
と同相でその平均電位が所定の値だけ高い電圧安定用制
御信号で動作する電圧安定用トランジスタが駆動用化合
物半導体トランジスタと負荷素子との間に直列接続され
ているものである。
本発明に係る論理回路であれば、入出力の信号の変化に
よって、駆動用化合物半導体トランジスタのドレイン電
位が大幅に変動することがない。
よって、駆動用化合物半導体トランジスタのドレイン電
位が大幅に変動することがない。
このように駆動用化合物半導体トランジスタのドレイン
電位が安定しているので、準位充放電は行われない。
電位が安定しているので、準位充放電は行われない。
以下、第1図を参照して本発明の一実施例であるGaA
sICを用いたSCF L (SourceCoupl
ed PET Logic )回路によるインバータ回
路について説明する。
sICを用いたSCF L (SourceCoupl
ed PET Logic )回路によるインバータ回
路について説明する。
同図は、本実施例のインバータ回路を示すブロック図で
あり、このインバータ回路は、ソースフォロワ回路部1
1とスイッチング部12から構成されている。
あり、このインバータ回路は、ソースフォロワ回路部1
1とスイッチング部12から構成されている。
ソースフォロワ回路部11は、ソースフォロワトランジ
スタ13、レベルシフト用ダイオード14、定電流源ト
ランジスタ15からなる第1ソースフオロワと、ソース
フォロワトランジスタ16、レベルシフト用ダイオード
17、定電流源トランジスタ18からなる第2ソースフ
オロワとを備えている。そして、ソースフォロワトラン
ジスタ13のゲートは入力端子19と、ソースフオロフ
トランジスタ16のゲートは入力端子20とそれぞれ接
続されている。
スタ13、レベルシフト用ダイオード14、定電流源ト
ランジスタ15からなる第1ソースフオロワと、ソース
フォロワトランジスタ16、レベルシフト用ダイオード
17、定電流源トランジスタ18からなる第2ソースフ
オロワとを備えている。そして、ソースフォロワトラン
ジスタ13のゲートは入力端子19と、ソースフオロフ
トランジスタ16のゲートは入力端子20とそれぞれ接
続されている。
スイッチング部12には、駆動用トランジスタ21.2
2が備えられている。駆動用トランジスタ21.22の
各ソースは共通に電流源23と接続されており、電流源
23の他の一端は電源用端子24と接続されている。駆
動用トランジスタ21.22の各ドレインは電圧安定用
トランジスタ25.26と接続されており、この電圧安
定用トランジスタ25.26の各ドレインは出力端子2
7.28と接続されている。さらに、この電圧安定用ト
ランジスタ25.26の各ドレインは負荷素子29.3
0とも接続されており、この負荷素子29.30の他の
一端は共通に電源用端子31と接続されている。また、
駆動用トランジスタ21と電圧安定用トランジスタ25
はレベルシフト用ダイオード14と接続され、駆動用ト
ランジスタ22と電圧安定用トランジスタ26はレベル
シフト用ダイオード17と接続されている。
2が備えられている。駆動用トランジスタ21.22の
各ソースは共通に電流源23と接続されており、電流源
23の他の一端は電源用端子24と接続されている。駆
動用トランジスタ21.22の各ドレインは電圧安定用
トランジスタ25.26と接続されており、この電圧安
定用トランジスタ25.26の各ドレインは出力端子2
7.28と接続されている。さらに、この電圧安定用ト
ランジスタ25.26の各ドレインは負荷素子29.3
0とも接続されており、この負荷素子29.30の他の
一端は共通に電源用端子31と接続されている。また、
駆動用トランジスタ21と電圧安定用トランジスタ25
はレベルシフト用ダイオード14と接続され、駆動用ト
ランジスタ22と電圧安定用トランジスタ26はレベル
シフト用ダイオード17と接続されている。
このインバータ回路は従来回路と異なり、駆動用トラン
ジスタ21.22と負荷素子29.30との間に電圧安
定用トランジスタ25.26を設けている。そして、こ
の電圧安定用トランジスタ25.26によって、前述し
た従来回路で問題となった不要な準位の充放電を防ぐこ
とができる。
ジスタ21.22と負荷素子29.30との間に電圧安
定用トランジスタ25.26を設けている。そして、こ
の電圧安定用トランジスタ25.26によって、前述し
た従来回路で問題となった不要な準位の充放電を防ぐこ
とができる。
この不要な準位の充放電防止の機能を、電圧安定用トラ
ンジスタ25を用いて詳細に説明すると以下のようにな
る。
ンジスタ25を用いて詳細に説明すると以下のようにな
る。
電圧安定用トランジスタ25のゲートとレベルシフト用
ダイオード14との接続位置は、駆動用トランジスタ2
1のゲートとレベルシフト用ダイオード14との接続位
置よりも、レベルシフトダイオード段数が少ない位置で
ある。つまり、電圧安定用トランジスタ25のゲートに
は、駆動用トランジスタ21のゲートと同相で、しかも
平均電位が所定の値だけ高い電圧が印加されるのである
。
ダイオード14との接続位置は、駆動用トランジスタ2
1のゲートとレベルシフト用ダイオード14との接続位
置よりも、レベルシフトダイオード段数が少ない位置で
ある。つまり、電圧安定用トランジスタ25のゲートに
は、駆動用トランジスタ21のゲートと同相で、しかも
平均電位が所定の値だけ高い電圧が印加されるのである
。
このため電圧安定用トランジスタ25が緩衝器の役割を
果たし、駆動用トランジスタ21の電位の変動を抑える
ことができる。
果たし、駆動用トランジスタ21の電位の変動を抑える
ことができる。
この機能は電圧安定用トランジスタ26についても同様
である。
である。
したがって、本実施例のインバータ回路であれば、駆動
用トランジスタ21.22における不要な準位の充放電
を伴うことがない。
用トランジスタ21.22における不要な準位の充放電
を伴うことがない。
なお、本実施例では、ショットキーゲート電界効果トラ
ンジスタを用いて説明したが、バイポーラトランジスタ
を用いても同様の効果が得られる。
ンジスタを用いて説明したが、バイポーラトランジスタ
を用いても同様の効果が得られる。
また、本実施例では、インバータ回路を用いて説明した
が、AND回路、OR回路、ラッチ等の、より複雑な半
導体論理回路にも適用可能である。
が、AND回路、OR回路、ラッチ等の、より複雑な半
導体論理回路にも適用可能である。
以上説明したように、本発明に係る論理回路によれば、
不要な準位の充放電を伴うことがない。
不要な準位の充放電を伴うことがない。
このために、ジッダによる波形の歪みやクロスポイント
の変動のない安定した出力が確保できる。
の変動のない安定した出力が確保できる。
第1図は本発明の一実施例であるインバータ回路を示す
回路図、第2図は従来のインバータ回路を示す回路図、
第3図は第2図の従来例の動作を示す波形図である。 11・・・ソースフォロワ回路部、12・・・スイ・ン
チング部、13・・・ソースフォロワトランジスタ、1
4・・・レベルシフト用ダイオード、15・・・定電流
源トランジスタ、16・・・ソースフォロワトランジス
タ、17・・・レベルシフト用ダイオード、18・・・
定電流源トランジスタ、19.20・・・入力端子、2
1.22・・・駆動用トランジスタ、23・・・電流源
、24・・・電源用端子、25.26・・・電圧安定用
トランジスタ、27.28・・・出力端子、29.30
・・・電源用端子、31・・・電源用端子。 代理人弁理士 長谷用 芳 樹間
塩 1) 辰 也大塵例 莞1図 第2図 幣3図
回路図、第2図は従来のインバータ回路を示す回路図、
第3図は第2図の従来例の動作を示す波形図である。 11・・・ソースフォロワ回路部、12・・・スイ・ン
チング部、13・・・ソースフォロワトランジスタ、1
4・・・レベルシフト用ダイオード、15・・・定電流
源トランジスタ、16・・・ソースフォロワトランジス
タ、17・・・レベルシフト用ダイオード、18・・・
定電流源トランジスタ、19.20・・・入力端子、2
1.22・・・駆動用トランジスタ、23・・・電流源
、24・・・電源用端子、25.26・・・電圧安定用
トランジスタ、27.28・・・出力端子、29.30
・・・電源用端子、31・・・電源用端子。 代理人弁理士 長谷用 芳 樹間
塩 1) 辰 也大塵例 莞1図 第2図 幣3図
Claims (1)
- 【特許請求の範囲】 低電位側が共通の電流源に接続され高電位側にそれぞれ
負荷素子が接続された一対の駆動用化合物半導体トラン
ジスタで構成された電流切替型論理回路において、 前記駆動用化合物半導体トランジスタに与えられる切替
制御信号と同相でその平均電位が所定の値だけ高い電圧
安定用制御信号で動作する電圧安定用トランジスタが前
記駆動用化合物半導体トランジスタと前記負荷素子との
間に直列接続されていることを特徴とする論理回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2165046A JPH0454724A (ja) | 1990-06-22 | 1990-06-22 | 論理回路 |
US07/718,260 US5128556A (en) | 1990-06-22 | 1991-06-20 | Current-switching type logic circuit |
DE69117594T DE69117594T2 (de) | 1990-06-22 | 1991-06-21 | Stromschaltende logische Schaltung |
EP91110273A EP0464524B1 (en) | 1990-06-22 | 1991-06-21 | Current-switching type logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2165046A JPH0454724A (ja) | 1990-06-22 | 1990-06-22 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0454724A true JPH0454724A (ja) | 1992-02-21 |
Family
ID=15804809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2165046A Pending JPH0454724A (ja) | 1990-06-22 | 1990-06-22 | 論理回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5128556A (ja) |
EP (1) | EP0464524B1 (ja) |
JP (1) | JPH0454724A (ja) |
DE (1) | DE69117594T2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH05300001A (ja) * | 1992-04-23 | 1993-11-12 | Oki Electric Ind Co Ltd | レベルシフト回路 |
JP3158728B2 (ja) * | 1992-09-24 | 2001-04-23 | ソニー株式会社 | 半導体スイッチ回路 |
DE69427378T2 (de) * | 1993-01-08 | 2002-04-25 | Sony Corp., Tokio/Tokyo | Monolithische integrierte Mikrowellenschaltung |
US5420527A (en) * | 1994-04-06 | 1995-05-30 | Itt Corporation | Temperature and supply insensitive TTL or CMOS to 0/-5 V translator |
US5570042B1 (en) * | 1995-01-03 | 2000-10-17 | Sgs Thomson Micro Electronics | Pecl input buffer |
JP3689197B2 (ja) * | 1996-09-06 | 2005-08-31 | 三菱電機株式会社 | レベルシフト回路 |
JP3307547B2 (ja) * | 1996-10-30 | 2002-07-24 | 富士通株式会社 | レベルシフト回路及びこれを用いた電圧制御型発振回路 |
JP3963990B2 (ja) * | 1997-01-07 | 2007-08-22 | 株式会社ルネサステクノロジ | 内部電源電圧発生回路 |
US7595745B1 (en) * | 2006-08-09 | 2009-09-29 | Marvell International Ltd. | Circuit for converting a voltage range of a logic signal |
US7705635B1 (en) | 2006-08-09 | 2010-04-27 | Marvell International Ltd. | Circuit for converting a voltage range of a logic signal |
US7605608B1 (en) | 2006-08-09 | 2009-10-20 | Marvell International Ltd. | Circuit for converting a voltage range of a logic signal |
US7609186B1 (en) | 2006-08-09 | 2009-10-27 | Marvell International Ltd. | Circuit for converting a voltage range of a logic signal |
US7629909B1 (en) | 2006-08-09 | 2009-12-08 | Marvell International Ltd. | Circuit for converting a voltage range of a logic signal |
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US8154332B2 (en) * | 2009-10-30 | 2012-04-10 | Stmicroelectronics Design And Application Gmbh | Current-controlled resistor |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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