JPH04253340A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特に、ＭＯＳトランジスタのゲート材料
を、配線及び下地層との接続に使用した半導体装置及び
その製造方法に関するものである。

【０００２】

【従来の技術】図５にＭＯＳトランジスタのゲートと、
ゲート金属材料を配線及び下地層との接続に使用した従
来の半導体装置の断面構造を示す。また、図６（ａ）　
〜（ｄ）　は、図５の構造を得るための製造方法を示す
各主要工程の断面図である。

【０００３】以下、図５に示した半導体装置の構造を図
６（ａ）　〜（ｄ）　を参照してその製造方法を述べつ
つ説明する。まず、半導体基板１上に素子分離用の酸化
膜２を周知の選択酸化法により形成し、その後、全面に
ＭＯＳトランジスタのゲート酸化膜３を形成する（図６
（ａ）　）。

【０００４】その後、全面にレジストを塗布し、下地層
と接続をとる部分に開口部を有するレジストパターン４
を形成し、該レジストパターン４をマスクとして上記ゲ
ート酸化膜３のエッチングを行う。その後、上記レジス
トパターン４をマスクとするイオン注入により不純物を
注入し、開口部に露出している基板表面に拡散層６を形
成する（図６（ｂ）　）。

【０００５】次にレジスト４を除去した後、全面にゲー
ト電極及び配線となるポリシリコン膜７を形成する（図
６（ｃ）　）。このポリシリコン膜７は前記拡散層６と
同導電型の不純物をドープしたものでもよく、またノン
ドープのポリシリコンに不純物を添加したものでもよい
。

【０００６】次に、ゲート電極８と配線９のパターニン
グを同時に行う（図６（ｄ））。その後、ＭＯＳトラン
ジスタのソース・ドレイン領域１０をイオン注入により
形成することにより、図５に示す半導体装置が形成され
る。

【０００７】

【発明が解決しようとする課題】以上のように、従来の
半導体装置においては、製造中に図６（ｂ）　に示した
ように、ゲート酸化膜３とレジスト４が接触する工程を
有しており、この工程において、レジスト４に含まれて
いる有機物やカーボン等によりゲート酸化膜が汚染され
、ゲート酸化膜８の信頼性が劣化するという問題があっ
た。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、ＭＯＳトランジスタのゲート酸
化膜の信頼性を保持できる半導体装置の構造、及び、Ｍ
ＯＳトランジスタのゲート酸化膜の信頼性を保持したま
ま、ＭＯＳトランジスタのゲート電極と配線及び下地層
との接続を同時に形成できる半導体装置の製造方法を提
供することを目的とする。

【０００９】

【課題を解決するための手段】この発明にかかる半導体
装置は、ＭＯＳトランジスタのゲート電極及び配線部は
ポリシリコンとメタルの２層構造にし、下地層との接続
部ではメタルのみの構造としたものである。

【００１０】また、この発明に係る半導体装置の製造方
法は、下地基板上にＭＯＳトランジスタのゲート酸化膜
を形成する工程、ゲート酸化膜上にポリシリコン膜を形
成する工程、ポリシリコン膜上にレジストパターンを形
成する工程、レジストパターンをマスクとして上記ポリ
シリコン膜をエッチングし、下地層まで達する開口部を
形成する工程、全面にメタルを形成する工程、メタル及
びポリシリコン膜をパターニングし、メタルとポリシリ
コン膜の２層構造からなるＭＯＳトランジスタのゲート
，及び配線部を形成するとともに、メタルのみからなる
下地層との接続部を形成する工程を含むことを特徴とす
るものである。

【００１１】

【作用】この発明においては、ＭＯＳトランジスタのゲ
ート電極及び配線部はポリシリコンとメタルの２層構造
にし、下地層との接続部ではメタルのみの構造としたの
で、下地層との接続をとるための開口部形成に使用する
レジストパターンは、ＭＯＳトランジスタのゲート酸化
膜上にポリシリコン膜を介して形成されることとなり、
レジストによりゲート酸化膜が汚染される心配はない。

【００１２】また、この発明においては、ＭＯＳトラン
ジスタのゲート酸化膜を形成し、その上にポリシリコン
膜を形成し、さらにその上にレジストパターンを形成し
、これをマスクとしてポリシリコン膜をエッチングして
下地層まで達する開口部を形成し、全面にメタルを形成
し、メタル及びポリシリコン膜をパターニングしてメタ
ルとポリシリコン膜の２層構造からなるＭＯＳトランジ
スタのゲート，配線部，及びメタルのみからなる下地層
との接続部を形成するようにしたので、下地層との接続
をとるための開口部形成においてはＭＯＳトランジスタ
のゲート酸化膜とレジストは接触せず、ゲート酸化膜の
信頼性を維持したまま、ゲート電極と配線及び下地層と
の接続を同時に形成される。

【００１３】

【実施例】図１はこの発明の一実施例を示す半導体装置
の断面図を示す。また、図２（ａ）　〜（ｅ）　はこの
発明の一実施例による半導体装置の製造方法を示す各主
要工程の断面図である。

【００１４】以下、図１の半導体装置の構造を図２（ａ
）　〜（ｅ）を参照してその製造方法を述べつつ説明す
る。まず、半導体基板１０１上に周知の選択酸化法によ
り素子分離用の酸化膜１０２を形成後、全面にＭＯＳト
ランジスタのゲート酸化膜１０３を形成し、さらにこの
上にゲート電極材料となるポリシリコン膜１０７を形成
する（図２（ａ）　）。このポリシリコン膜１０７は従
来装置同様、ゲートの仕事関数を制御するために不純物
を含んだものでもよい。

【００１５】次にレジストを全面塗布し、下地層との接
続のための接続部１０５を開口したレジストパターン１
０４を形成する（図２（ｂ）　）。

【００１６】その後、レジストパターン１０４をマスク
に上記ポリシリコン膜及びゲート酸化膜１０３のエッチ
ングを行い、基板１０１に達する開口部を形成し、露出
した基板表面にイオン注入により不純物を注入し、拡散
層１０６を形成する（図２（ｃ）　）。

【００１７】次にレジストパターン１０４を除去した後
、全面にメタル１１１を堆積する（図２（ｄ）　）。そ
の後、従来と同様に、ＭＯＳトランジスタのゲート電極
１０８と配線１０９のパターニングを同時に行ない、メ
タル１１１とポリシリコン膜１０７の２層構造からなる
ＭＯＳトランジスタのゲート電極１０８，及び配線部１
０９を形成するとともに、メタル１１１のみからなる下
地層との接続部を形成する（図２（ｅ）　）。

【００１８】その後、ＭＯＳトランジスタのイオン注入
によりソース・ドレイン領域１１０を形成することによ
り、図１に示す半導体装置を完成する。

【００１９】以上のように本実施例によれば、ゲート酸
化膜１０３に下地層との接続をとるための開口部を形成
する工程において、レジスト１０４はポリシリコン膜１
０７を介してＭＯＳトランジスタのゲート酸化膜１０３
上に形成したので、ゲート酸化膜１０３とレジスト１０
４は直接接触せず、従来のように、レジスト１０４に含
まれている有機物やカーボン等によりゲート酸化膜１０
３が汚染され、ゲート酸化膜１０３の信頼性が劣化する
という心配はない。従って、本実施例によれば、ゲート
酸化膜１０３の信頼性を保持したまま、ゲート電極１０
８と配線１０９及び下地拡散層１０６との接続を同時に
形成することができ、安定して素子形成を行うことがで
きる。

【００２０】なお上記実施例では２次元デバイスについ
て説明したが、本発明は３次元デバイスにも適用できる
。即ち、図３は本発明の他の実施例による半導体装置の
断面構造を示しており、上層デバイス１１２と下層のデ
バイス１１３との接続に、上層のＭＯＳトランジスタの
ゲート電極を使用した場合を示している。図中、図１及
び図２と同一符号は同一または相当部分を示し、１１４
は上層デバイス１１２と下層デバイス間を絶縁するため
の酸化シリコン等からなる絶縁層、１１５は上層デバイ
ス１１２の素子形成領域に形成した単結晶シリコン層で
ある。

【００２１】以下、図３の半導体装置の製造方法を図４
（ａ）　〜（ｄ）を用いて簡単に説明する。まず、半導
体基板１０１表面に素子分離用の酸化膜１０２を形成後
、全面にＭＯＳトランジスタのゲート酸化膜１０３を形
成し、この上にポリシリコン膜１０７を形成し、さらに
この上にメタル１１１を形成し、パターンニングにより
ＭＯＳトランジスタのゲート１０８を形成する。その後
、イオン注入によりＭＯＳトランジスタのソース・ドレ
イン領域１１０を形成し、下層デバイス１１３を完成す
る。その後、全面に酸化シリコン等からなる絶縁層１１
４を形成し、絶縁層１１４上に固相エピタキシャル成長
法等の方法により上層デバイスの単結晶シリコン層１１
５を形成し、さらに素子分離用の酸化膜１０２を形成す
る（図４（ａ））。

【００２２】そして、全面にＭＯＳトランジスタのゲー
ト酸化膜１０３を形成するとともに、その上にポリシリ
コン膜１０７を形成後、ポリシリコン膜１０７上に下層
デバイス１１３の拡散層１１０との接続部に相当する位
置に開口部を有するレジストパターン１０４を形成する
（図４（ｂ））。

【００２３】次に、レジストパターン１０４をマスクと
してポリシリコン膜，ゲート酸化膜１０３，分離酸化膜
１０２，絶縁層１１４をエッチングし、下層デバイス１
１３の拡散層１１０に達する開口部を形成する。そして
全面にメタル１１１を蒸着する（図４（ｃ）　）　。

【００２４】その後、上層デバイスのＭＯＳトランジス
タのゲート電極１０８と配線１０７のパターニングを同
時に行い、メタル１１１とポリシリコン膜１０７の２層
膜からなるＭＯＳトランジスタのゲート電極１０８及び
配線部１０９とメタルのみからなる下層デバイスとの接
続部５を形成する（図４（ｄ）　）。

【００２５】その後、イオン注入によりＭＯＳトランジ
スタのソース・ドレイン領域１１０を形成することによ
り、上層デバイス１１２を完成し、図３に示す３次元デ
ハイスを得る。

【００２６】このような本実施例においても、下層デハ
イス１１３の拡散層１１０との接続をとるための開口部
形成のためのレジストパターン１０４はポリシリコン膜
１０７を介してＭＯＳトランジスタのゲート酸化膜１０
３上に形成するので、ゲート酸化膜１０３とレジスト１
０４は直接接触せず、レジスト１０４によりゲート酸化
膜１０３が汚染され、ゲート酸化膜１０３の信頼性が劣
化するという心配はない。よって、ゲート酸化膜１０３
の信頼性を保持したまま、上層デバイス１１２のゲート
電極１０８，配線１０９，及び下層デバイス１１３との
接続部１０５を同時に形成することができる。

【００２７】また、本実施例によれば、上層デバイス１
１２と下層デバイス１１３とをメタルで接続しているの
で、低抵抗化を実現できるという効果もある。

【００２８】

【発明の効果】以上のようにこの発明によれば、ＭＯＳ
トランジスタのゲート材料を配線および下地層との接続
に使用するものにおいて、ＭＯＳトランジスタのゲート
および配線部はポリシリコンとメタルの２層構造からな
り、下地層との接続部はメタルのみからなる構造とした
ので、下地層との接続をとるための開口部形成に使用す
るレジストパターンは、ＭＯＳトランジスタのゲート酸
化膜上にポリシリコン膜を介して形成されることとなり
、レジストによるゲート酸化膜の汚染を防止できる。 これにより、ゲート酸化膜の信頼性を維持することがで
き、信頼性の高いゲート酸化膜を有する安定したデバイ
スを実現できる効果がある。

【００２９】また、この発明によれば、ＭＯＳトランジ
スタのゲート酸化膜上にポリシリコン膜を介してレジス
トパターンを形成し、これをマスクとしてポリシリコン
膜をエッチングして下地層まで達する開口部を形成し、
全面にメタルを形成し、その後、メタル及びポリシリコ
ン膜をパターニングしてメタルとポリシリコン膜の２層
構造からなるＭＯＳトランジスタのゲート，配線部，及
びメタルのみからなる下地層との接続部を形成するよう
にしたので、ゲート酸化膜の信頼性を維持したまま、ゲ
ート電極と配線及び下地層との接続を同時に形成できる
効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体装置を示す断
面図である。

【図２】図１の半導体装置の製造方法を示す各主要工程
の断面図である。

【図３】この発明の他の実施例による半導体装置を示す
断面図である。

【図４】図３の半導体装置の製造方法を示す各主要工程
の断面図である。

【図５】従来の半導体装置の断面図である。

【図６】従来の半導体装置の製造方法を示す断面図であ
る。

【符号の説明】

１０１　　　　半導体基板 １０２　　　　分離酸化膜 １０３　　　　ゲート酸化膜 １０４　　　　レジスト １０５　　　　接続部 １０６　　　　拡散層 １０７　　　　ポリシリコン １０８　　　　ゲート電極 １０９　　　　配線 １１０　　　　ソース・ドレイン領域 １１１　　　　メタル １１２　　　　上層デバイス １１３　　　　下層デバイス １１４　　　　絶縁層 １１５　　　　単結晶シリコン層

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　ＭＯＳトランジスタのゲート材料を配
   線および下地層との接続に使用する半導体装置であって
   、上記ＭＯＳトランジスタのゲートおよび配線部は、ポ
   リシリコンとメタルの２層構造からなり、上記下地層と
   の接続部は、メタルのみからなることを特徴とする半導
   体装置。
2. 【請求項２】　　下地基板上にＭＯＳトランジスタのゲ
   ート酸化膜を形成する工程と、該ゲート酸化膜上にポリ
   シリコン膜を形成する工程と、該ポリシリコン膜上にレ
   ジストパターンを形成する工程と、該レジストパターン
   をマスクとして上記ポリシリコン膜をエッチングし、下
   地層まで達する開口部を形成する工程と、前記ポリシリ
   コン，ポリシリコンの開口部，及び開口部に露出してい
   る下地層上にメタルを形成する工程と、上記メタル及び
   ポリシリコン膜をパターニングし、メタルとポリシリコ
   ン膜の２層構造からなるＭＯＳトランジスタのゲート，
   及び配線部を形成するとともに、メタルのみからなる下
   地層との接続部を形成する工程とを含むことを特徴とす
   る半導体装置の製造方法。