JPH03248537A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03248537A JPH03248537A JP4768390A JP4768390A JPH03248537A JP H03248537 A JPH03248537 A JP H03248537A JP 4768390 A JP4768390 A JP 4768390A JP 4768390 A JP4768390 A JP 4768390A JP H03248537 A JPH03248537 A JP H03248537A
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にMOS型半
導体装置のゲート電極に自己整合的なコンタクト孔の形
成方法に関する。
導体装置のゲート電極に自己整合的なコンタクト孔の形
成方法に関する。
ゲート電極に自己整合的なコンタクト孔の形成方法に関
する従来技術の代表例を、縦断面図第3図(a)〜(e
)を用いて説明する。
する従来技術の代表例を、縦断面図第3図(a)〜(e
)を用いて説明する。
まず、第3図(a>に示すように、P型半導体基板1の
一主表面上に、ゲート絶縁膜2を介してN型のゲート電
極用多結晶シリコン膜3が堆積され、ゲート電極用多結
晶シリコン膜3の上面には第1の絶縁膜4が堆積される
。
一主表面上に、ゲート絶縁膜2を介してN型のゲート電
極用多結晶シリコン膜3が堆積され、ゲート電極用多結
晶シリコン膜3の上面には第1の絶縁膜4が堆積される
。
次に、第3図(b)に示すように、第1の絶縁膜4およ
びゲート電極用多結晶シリコン膜3を同時にパターンニ
ングしてゲート電極6を形成し、ゲート電極6をマスク
にしたイオン注入によりN型不純物拡散層7を形成する
。
びゲート電極用多結晶シリコン膜3を同時にパターンニ
ングしてゲート電極6を形成し、ゲート電極6をマスク
にしたイオン注入によりN型不純物拡散層7を形成する
。
次に、第3図(c)に示すように、全面に第2の絶縁膜
8を堆積する。
8を堆積する。
続いて、第3図(d)に示すように、隣接する2個のゲ
ート電極6上の第2の絶縁膜8の上面に、コンタクト孔
の開口用のフォトレジスト9のパターンの縁端が乗るよ
うにフォトレジストリを形成し、これをマスクにRIE
(反応性イオンエツチング)法によりコンタクト孔1
5を開口し、同時にコンタクト孔の側面に第2の絶縁膜
8からなる側壁絶縁膜11を形成する。
ート電極6上の第2の絶縁膜8の上面に、コンタクト孔
の開口用のフォトレジスト9のパターンの縁端が乗るよ
うにフォトレジストリを形成し、これをマスクにRIE
(反応性イオンエツチング)法によりコンタクト孔1
5を開口し、同時にコンタクト孔の側面に第2の絶縁膜
8からなる側壁絶縁膜11を形成する。
次に、第3図(e)に示すように、フォトレジスト9を
除去した後、2個のゲート電極6に挟まれたコンタクト
孔を介してN型不純物拡散層7に接続されるアルミ配線
14を形成する。
除去した後、2個のゲート電極6に挟まれたコンタクト
孔を介してN型不純物拡散層7に接続されるアルミ配線
14を形成する。
隣接したゲート電極の間に自己整合的にコンタクト孔を
形成する従来の方法を上述したが、従来の方法では、隣
接したゲート電極の間隔が狭くなるに従い、コンタクト
孔の底面の長さとコンタクト孔の深さとの比を表わすア
スペクト比が大きくなり、アルミ配線を形成する際に、
コンタクト孔の部分でのアルミ配線の段差被覆性が悪く
なり、断線に致るという欠点がある。
形成する従来の方法を上述したが、従来の方法では、隣
接したゲート電極の間隔が狭くなるに従い、コンタクト
孔の底面の長さとコンタクト孔の深さとの比を表わすア
スペクト比が大きくなり、アルミ配線を形成する際に、
コンタクト孔の部分でのアルミ配線の段差被覆性が悪く
なり、断線に致るという欠点がある。
上述の従来例は、1層構造のゲート電極の例であるが、
不揮発性半導体記憶素子のように2層構造のゲート電極
を有する場合、この傾向は特に顕著になる。
不揮発性半導体記憶素子のように2層構造のゲート電極
を有する場合、この傾向は特に顕著になる。
本発明のMOS型半導体装置のゲート電極に自己整合的
なコンタクト孔の形成方法は、半導体基板の主面上にゲ
ート絶縁膜を介して、上面に自己整合的に第1の絶縁膜
、第1の多結晶シリコン膜が形成されたゲート電極を形
成し、これをマスクに不純物拡散層を形成し、層間絶縁
膜を平坦に堆積してからゲート電極の上部の多結晶シリ
コン膜が露呈するまで層間絶縁膜に対してエッチバック
を行ない、続いて、隣接するゲート電極間のコンタクト
孔形成領域に存在する層間絶縁膜を選択的にエツチング
除去してゲート電極に自己整合的なコンタクト孔を開口
し、第2の絶縁膜を全面に堆積した後反応性イオンエツ
チングによりコンタクト孔の側面に第2の絶縁膜からな
る側壁絶縁膜を形成し、第2の多結晶シリコン膜を堆積
し、第2および第1の多結晶シリコン膜をエッチバック
してコンタクト孔の埋設部分のみに第2の多結晶シリコ
ン膜を残留させる工程を有している。
なコンタクト孔の形成方法は、半導体基板の主面上にゲ
ート絶縁膜を介して、上面に自己整合的に第1の絶縁膜
、第1の多結晶シリコン膜が形成されたゲート電極を形
成し、これをマスクに不純物拡散層を形成し、層間絶縁
膜を平坦に堆積してからゲート電極の上部の多結晶シリ
コン膜が露呈するまで層間絶縁膜に対してエッチバック
を行ない、続いて、隣接するゲート電極間のコンタクト
孔形成領域に存在する層間絶縁膜を選択的にエツチング
除去してゲート電極に自己整合的なコンタクト孔を開口
し、第2の絶縁膜を全面に堆積した後反応性イオンエツ
チングによりコンタクト孔の側面に第2の絶縁膜からな
る側壁絶縁膜を形成し、第2の多結晶シリコン膜を堆積
し、第2および第1の多結晶シリコン膜をエッチバック
してコンタクト孔の埋設部分のみに第2の多結晶シリコ
ン膜を残留させる工程を有している。
次に本発明について図面を参照して説明する。
第1図(a)〜(j)は本発明の第1の実施例の縦断面
図である。
図である。
まず、第1図(a>に示すように、P型半導体基板1の
一生表面上に、ゲート絶縁膜2を介してN型のゲート電
極用多結晶シリコン膜3が堆積され、ゲート電極用多結
晶シリコン膜3の上面には第1の絶縁膜4が堆積され、
第1の絶縁膜4の上面には第1の多結晶シリコン膜5が
堆積される。
一生表面上に、ゲート絶縁膜2を介してN型のゲート電
極用多結晶シリコン膜3が堆積され、ゲート電極用多結
晶シリコン膜3の上面には第1の絶縁膜4が堆積され、
第1の絶縁膜4の上面には第1の多結晶シリコン膜5が
堆積される。
次に、第1図(b)に示すように、第1の多結晶シリコ
ン膜5.第1の絶縁膜4およびゲート電極用多結晶シリ
コン膜3を同時にパターンニングしてゲート電極6を形
成し、ゲート電極6をマスクにしたイオン注入によりN
型不純物拡散層7を形成する。
ン膜5.第1の絶縁膜4およびゲート電極用多結晶シリ
コン膜3を同時にパターンニングしてゲート電極6を形
成し、ゲート電極6をマスクにしたイオン注入によりN
型不純物拡散層7を形成する。
次に、第1図(c)に示すように、全面に層間絶縁膜8
aを堆積し、熱処理によりその上表面を平坦にする。
aを堆積し、熱処理によりその上表面を平坦にする。
続いて、第1図(d)に示すように、第1の多結晶シリ
コン膜5が露呈するまで層間絶縁膜8aをエッチバ・ツ
クする。
コン膜5が露呈するまで層間絶縁膜8aをエッチバ・ツ
クする。
次に、第1図(e)に示すように、隣接する2個のゲー
ト電極6上の第1の多結晶シリコン膜5の上面に、コン
タクト孔の開口用のフォI・レジストリのパターンの縁
端が乗るようにフォトレジスト9を形成し、これをマス
クに層間絶縁膜8aのエツチングを行ない、コンタクト
孔15を開口する。
ト電極6上の第1の多結晶シリコン膜5の上面に、コン
タクト孔の開口用のフォI・レジストリのパターンの縁
端が乗るようにフォトレジスト9を形成し、これをマス
クに層間絶縁膜8aのエツチングを行ない、コンタクト
孔15を開口する。
次に、第1図(f)に示すように、第2の絶縁膜10を
全面に堆積する。
全面に堆積する。
続いて、第1図(g)に示すように、コンタクト孔15
の底面のN型不純物拡散層7およびゲート電極6上部の
第1の多結晶シリコン膜5が露呈するまで、第2の絶縁
膜10をRIE法によりエツチングし、コンタクト孔1
5の側面に第2の絶縁膜10による側壁絶縁膜11を形
成する。
の底面のN型不純物拡散層7およびゲート電極6上部の
第1の多結晶シリコン膜5が露呈するまで、第2の絶縁
膜10をRIE法によりエツチングし、コンタクト孔1
5の側面に第2の絶縁膜10による側壁絶縁膜11を形
成する。
次に、第1図(h)に示すように、コンタクト孔15の
深さ程度の膜厚の第2の多結晶シリコン膜12を全面に
堆積する。
深さ程度の膜厚の第2の多結晶シリコン膜12を全面に
堆積する。
続いて、第1図(i)に示すように、コンタクト孔15
内部以外の多結晶シリコン膜12およびゲート電極6上
部の第1の多結晶シリコン膜5をエツチング除去する多
結晶シリコンのエッチバックを行ない、コンタクト孔1
5の内部にのみ第2の多結晶シリコン膜12を残留させ
て埋設多結晶シリコン13を形成する。しかる後、埋設
多結晶シリコン13にN型の不純物を導入する。
内部以外の多結晶シリコン膜12およびゲート電極6上
部の第1の多結晶シリコン膜5をエツチング除去する多
結晶シリコンのエッチバックを行ない、コンタクト孔1
5の内部にのみ第2の多結晶シリコン膜12を残留させ
て埋設多結晶シリコン13を形成する。しかる後、埋設
多結晶シリコン13にN型の不純物を導入する。
最後に、第1図(j)に示すように、アルミ配線14を
形成する。
形成する。
第2図は、本発明の第2の実施例を示す縦断面図である
。
。
第1の実施例では、ゲート電極が11層構造の場合を示
したが、本実施例では、ゲート電極が第1のゲート電極
17と第2のゲート電極19との2層からなら。第1の
ゲート電極17と第2のゲート電極19との間には第2
のゲート絶縁膜18が存在し、第1のゲート電極17は
第1のゲート絶縁膜16を介しP型半導体基板1上に形
成されている。
したが、本実施例では、ゲート電極が第1のゲート電極
17と第2のゲート電極19との2層からなら。第1の
ゲート電極17と第2のゲート電極19との間には第2
のゲート絶縁膜18が存在し、第1のゲート電極17は
第1のゲート絶縁膜16を介しP型半導体基板1上に形
成されている。
第2図に致る製造方法は、P型半導体基板1上に、第1
のゲート絶縁膜16.第1のゲート電極を構成する膜、
第2のゲート絶縁膜18.第2のゲート電極を構成する
膜、第1の絶縁膜4.第1の多結晶シリコン膜を順次形
成する工程を経た後、第1の実施例の製造方法に準じて
いる。
のゲート絶縁膜16.第1のゲート電極を構成する膜、
第2のゲート絶縁膜18.第2のゲート電極を構成する
膜、第1の絶縁膜4.第1の多結晶シリコン膜を順次形
成する工程を経た後、第1の実施例の製造方法に準じて
いる。
以上説明したように本発明は、半導体基板の一主面上の
ゲート絶縁膜を介して形成されたゲート電極に対し自己
整合的にコンタクト孔を開口でき、かつ、コンタクト孔
に多結晶シリコンを埋設できるため、隣接したゲート電
極の間にコンタクト孔を形成し、そこに配線を接続して
も、コンタクト孔には埋設多結晶シリコンが存在するた
めにコンタクト孔上部での段差はきわめて少なく、この
ためそこでの配線の段差被覆性はきわめて良好になり、
さらに、配線はほとんど平坦に形成出来るため、配線の
断線が起ることはない。
ゲート絶縁膜を介して形成されたゲート電極に対し自己
整合的にコンタクト孔を開口でき、かつ、コンタクト孔
に多結晶シリコンを埋設できるため、隣接したゲート電
極の間にコンタクト孔を形成し、そこに配線を接続して
も、コンタクト孔には埋設多結晶シリコンが存在するた
めにコンタクト孔上部での段差はきわめて少なく、この
ためそこでの配線の段差被覆性はきわめて良好になり、
さらに、配線はほとんど平坦に形成出来るため、配線の
断線が起ることはない。
そのため、隣接したゲート電極の間にコンタクト孔を形
成する場合、ゲート電極の間隔はりソグラフィ技術の限
界まで狭めることが出来、半導体素子の微細化に有効で
ある。
成する場合、ゲート電極の間隔はりソグラフィ技術の限
界まで狭めることが出来、半導体素子の微細化に有効で
ある。
第1図(a)〜(j>は本発明の第1の実施例の縦断面
図、第2図は本発明の第2の実施例の縦断面図、第3図
(a、 )〜(e)は従来技術の縦断面図である。 1・・・P型半導体基板、2・・・ゲート絶縁膜、3・
・・ゲート電極用多結晶シリコン膜、4・・・第1の絶
縁膜、5・・・第1の多結晶シリコン膜、6・・・ゲー
ト電極、7・・・N型不純物拡散層、8,10・・・第
2の絶縁膜、8a・・・層間絶縁膜、9フオトレジスト
、11・・・側壁絶縁膜、12・・・第2の多結晶シリ
コン膜、13・・・埋設多結晶シリコン、14・・・ア
ルミ配線、15・・・コンタクト孔、16・・・第1の
ゲート絶縁膜、17・・・第1のゲート電極、18・・
・第2のゲート絶縁膜、19・・・第2のゲート電極。
図、第2図は本発明の第2の実施例の縦断面図、第3図
(a、 )〜(e)は従来技術の縦断面図である。 1・・・P型半導体基板、2・・・ゲート絶縁膜、3・
・・ゲート電極用多結晶シリコン膜、4・・・第1の絶
縁膜、5・・・第1の多結晶シリコン膜、6・・・ゲー
ト電極、7・・・N型不純物拡散層、8,10・・・第
2の絶縁膜、8a・・・層間絶縁膜、9フオトレジスト
、11・・・側壁絶縁膜、12・・・第2の多結晶シリ
コン膜、13・・・埋設多結晶シリコン、14・・・ア
ルミ配線、15・・・コンタクト孔、16・・・第1の
ゲート絶縁膜、17・・・第1のゲート電極、18・・
・第2のゲート絶縁膜、19・・・第2のゲート電極。
Claims (2)
- (1)第1導電型の半導体基板の一主面上に、ゲート絶
縁膜、ゲート電極を構成する膜、第1の絶縁膜、第1の
多結晶シリコン膜を順次形成する工程、 前記第1の多結晶シリコン膜、前記第1の絶縁膜および
前記ゲート電極を構成する膜を、同時にパターンニング
して、前記ゲート電極を構成する膜からなるゲート電極
を形成する工程、 前記ゲート電極をマスクにして、イオン注入法により、
前記半導体基板表面に第2導電型の不純物拡散層を形成
する工程、 前記ゲート絶縁膜、前記ゲート電極、前記第1の絶縁膜
および前記第1の多結晶シリコン膜の露呈面全面を覆い
、上表面が平坦な層間絶縁膜を形成する工程、 前記層間絶縁膜をエッチバックして、前記ゲート電極上
部の前記第1の多結晶シリコン膜を露呈させる工程、 隣接する前記ゲート電極間のコンタクト孔形成領域に存
在する前記層間絶縁膜を選択的にエッチング除去するこ
とにより、前記ゲート電極に自己整合的なコンタクト孔
を開口する工程、 前記ゲート電極上部の前記第1の多結晶シリコン膜、前
記層間絶縁膜および前記コンタクト孔の露呈面全面を覆
う第2の絶縁膜を堆積し、反応性イオンエッチングによ
り前記コンタクト孔の側面に前記第2の絶縁膜からなる
側壁絶縁膜を形成する工程、 前記ゲート電極上部の前記第1の多結晶シリコン膜およ
び前記層間絶縁膜の露呈面全面を覆い、かつ、前記コン
タクト孔を充填する第2の多結晶シリコン膜を堆積し、
エッチバックにより前記ゲート電極上部の前記第1の多
結晶シリコン膜および前記層間絶縁膜の露呈面全面を覆
った前記第2の多結晶シリコン膜並びに前記ゲート電極
上部の前記第1の多結晶シリコン膜を完全に除去し、前
記コンタクト孔の内部のみに前記第2の多結晶シリコン
膜を埋設する工程、 を有することを特徴とする半導体装置の製造方法。 - (2)第1導電型の半導体基板の一主面上に、第1のゲ
ート絶縁膜、第1のゲート電極を構成する膜、第2のゲ
ート絶縁膜、第2のゲート電極を構成する膜、第1の絶
縁膜、第1の多結晶シリコン膜を順次形成する工程、 前記第1の多結晶シリコン膜、前記第1の絶縁膜、前記
第2のゲート電極を構成する膜、前記第2のゲート絶縁
膜および前記第1のゲート電極を構成する膜を、同時に
パターンニングして、前記第1のゲート電極を構成する
膜、前記第2のゲート絶縁膜および前記第2のゲート電
極を構成する膜からなる2層構造のゲート電極を形成す
る工程、 を有することを特徴とする請求項(1)記載の半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4768390A JP2867555B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4768390A JP2867555B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03248537A true JPH03248537A (ja) | 1991-11-06 |
JP2867555B2 JP2867555B2 (ja) | 1999-03-08 |
Family
ID=12782077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4768390A Expired - Lifetime JP2867555B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2867555B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7052999B2 (en) | 2002-12-26 | 2006-05-30 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
-
1990
- 1990-02-27 JP JP4768390A patent/JP2867555B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7052999B2 (en) | 2002-12-26 | 2006-05-30 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP2867555B2 (ja) | 1999-03-08 |
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