JPH03248537A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03248537A JPH03248537A JP4768390A JP4768390A JPH03248537A JP H03248537 A JPH03248537 A JP H03248537A JP 4768390 A JP4768390 A JP 4768390A JP 4768390 A JP4768390 A JP 4768390A JP H03248537 A JPH03248537 A JP H03248537A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- gate electrode
- polycrystalline silicon
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 48
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＭＯＳ型半
導体装置のゲート電極に自己整合的なコンタクト孔の形
成方法に関する。
導体装置のゲート電極に自己整合的なコンタクト孔の形
成方法に関する。
ゲート電極に自己整合的なコンタクト孔の形成方法に関
する従来技術の代表例を、縦断面図第３図（ａ）〜（ｅ
）を用いて説明する。
する従来技術の代表例を、縦断面図第３図（ａ）〜（ｅ
）を用いて説明する。
まず、第３図（ａ＞に示すように、Ｐ型半導体基板１の
一主表面上に、ゲート絶縁膜２を介してＮ型のゲート電
極用多結晶シリコン膜３が堆積され、ゲート電極用多結
晶シリコン膜３の上面には第１の絶縁膜４が堆積される
。
一主表面上に、ゲート絶縁膜２を介してＮ型のゲート電
極用多結晶シリコン膜３が堆積され、ゲート電極用多結
晶シリコン膜３の上面には第１の絶縁膜４が堆積される
。
次に、第３図（ｂ）に示すように、第１の絶縁膜４およ
びゲート電極用多結晶シリコン膜３を同時にパターンニ
ングしてゲート電極６を形成し、ゲート電極６をマスク
にしたイオン注入によりＮ型不純物拡散層７を形成する
。
びゲート電極用多結晶シリコン膜３を同時にパターンニ
ングしてゲート電極６を形成し、ゲート電極６をマスク
にしたイオン注入によりＮ型不純物拡散層７を形成する
。
次に、第３図（ｃ）に示すように、全面に第２の絶縁膜
８を堆積する。
８を堆積する。
続いて、第３図（ｄ）に示すように、隣接する２個のゲ
ート電極６上の第２の絶縁膜８の上面に、コンタクト孔
の開口用のフォトレジスト９のパターンの縁端が乗るよ
うにフォトレジストリを形成し、これをマスクにＲＩＥ
（反応性イオンエツチング）法によりコンタクト孔１
５を開口し、同時にコンタクト孔の側面に第２の絶縁膜
８からなる側壁絶縁膜１１を形成する。
ート電極６上の第２の絶縁膜８の上面に、コンタクト孔
の開口用のフォトレジスト９のパターンの縁端が乗るよ
うにフォトレジストリを形成し、これをマスクにＲＩＥ
（反応性イオンエツチング）法によりコンタクト孔１
５を開口し、同時にコンタクト孔の側面に第２の絶縁膜
８からなる側壁絶縁膜１１を形成する。
次に、第３図（ｅ）に示すように、フォトレジスト９を
除去した後、２個のゲート電極６に挟まれたコンタクト
孔を介してＮ型不純物拡散層７に接続されるアルミ配線
１４を形成する。
除去した後、２個のゲート電極６に挟まれたコンタクト
孔を介してＮ型不純物拡散層７に接続されるアルミ配線
１４を形成する。
隣接したゲート電極の間に自己整合的にコンタクト孔を
形成する従来の方法を上述したが、従来の方法では、隣
接したゲート電極の間隔が狭くなるに従い、コンタクト
孔の底面の長さとコンタクト孔の深さとの比を表わすア
スペクト比が大きくなり、アルミ配線を形成する際に、
コンタクト孔の部分でのアルミ配線の段差被覆性が悪く
なり、断線に致るという欠点がある。
形成する従来の方法を上述したが、従来の方法では、隣
接したゲート電極の間隔が狭くなるに従い、コンタクト
孔の底面の長さとコンタクト孔の深さとの比を表わすア
スペクト比が大きくなり、アルミ配線を形成する際に、
コンタクト孔の部分でのアルミ配線の段差被覆性が悪く
なり、断線に致るという欠点がある。
上述の従来例は、１層構造のゲート電極の例であるが、
不揮発性半導体記憶素子のように２層構造のゲート電極
を有する場合、この傾向は特に顕著になる。
不揮発性半導体記憶素子のように２層構造のゲート電極
を有する場合、この傾向は特に顕著になる。
本発明のＭＯＳ型半導体装置のゲート電極に自己整合的
なコンタクト孔の形成方法は、半導体基板の主面上にゲ
ート絶縁膜を介して、上面に自己整合的に第１の絶縁膜
、第１の多結晶シリコン膜が形成されたゲート電極を形
成し、これをマスクに不純物拡散層を形成し、層間絶縁
膜を平坦に堆積してからゲート電極の上部の多結晶シリ
コン膜が露呈するまで層間絶縁膜に対してエッチバック
を行ない、続いて、隣接するゲート電極間のコンタクト
孔形成領域に存在する層間絶縁膜を選択的にエツチング
除去してゲート電極に自己整合的なコンタクト孔を開口
し、第２の絶縁膜を全面に堆積した後反応性イオンエツ
チングによりコンタクト孔の側面に第２の絶縁膜からな
る側壁絶縁膜を形成し、第２の多結晶シリコン膜を堆積
し、第２および第１の多結晶シリコン膜をエッチバック
してコンタクト孔の埋設部分のみに第２の多結晶シリコ
ン膜を残留させる工程を有している。
なコンタクト孔の形成方法は、半導体基板の主面上にゲ
ート絶縁膜を介して、上面に自己整合的に第１の絶縁膜
、第１の多結晶シリコン膜が形成されたゲート電極を形
成し、これをマスクに不純物拡散層を形成し、層間絶縁
膜を平坦に堆積してからゲート電極の上部の多結晶シリ
コン膜が露呈するまで層間絶縁膜に対してエッチバック
を行ない、続いて、隣接するゲート電極間のコンタクト
孔形成領域に存在する層間絶縁膜を選択的にエツチング
除去してゲート電極に自己整合的なコンタクト孔を開口
し、第２の絶縁膜を全面に堆積した後反応性イオンエツ
チングによりコンタクト孔の側面に第２の絶縁膜からな
る側壁絶縁膜を形成し、第２の多結晶シリコン膜を堆積
し、第２および第１の多結晶シリコン膜をエッチバック
してコンタクト孔の埋設部分のみに第２の多結晶シリコ
ン膜を残留させる工程を有している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｊ）は本発明の第１の実施例の縦断面
図である。
図である。
まず、第１図（ａ＞に示すように、Ｐ型半導体基板１の
一生表面上に、ゲート絶縁膜２を介してＮ型のゲート電
極用多結晶シリコン膜３が堆積され、ゲート電極用多結
晶シリコン膜３の上面には第１の絶縁膜４が堆積され、
第１の絶縁膜４の上面には第１の多結晶シリコン膜５が
堆積される。
一生表面上に、ゲート絶縁膜２を介してＮ型のゲート電
極用多結晶シリコン膜３が堆積され、ゲート電極用多結
晶シリコン膜３の上面には第１の絶縁膜４が堆積され、
第１の絶縁膜４の上面には第１の多結晶シリコン膜５が
堆積される。
次に、第１図（ｂ）に示すように、第１の多結晶シリコ
ン膜５．第１の絶縁膜４およびゲート電極用多結晶シリ
コン膜３を同時にパターンニングしてゲート電極６を形
成し、ゲート電極６をマスクにしたイオン注入によりＮ
型不純物拡散層７を形成する。
ン膜５．第１の絶縁膜４およびゲート電極用多結晶シリ
コン膜３を同時にパターンニングしてゲート電極６を形
成し、ゲート電極６をマスクにしたイオン注入によりＮ
型不純物拡散層７を形成する。
次に、第１図（ｃ）に示すように、全面に層間絶縁膜８
ａを堆積し、熱処理によりその上表面を平坦にする。
ａを堆積し、熱処理によりその上表面を平坦にする。
続いて、第１図（ｄ）に示すように、第１の多結晶シリ
コン膜５が露呈するまで層間絶縁膜８ａをエッチバ・ツ
クする。
コン膜５が露呈するまで層間絶縁膜８ａをエッチバ・ツ
クする。
次に、第１図（ｅ）に示すように、隣接する２個のゲー
ト電極６上の第１の多結晶シリコン膜５の上面に、コン
タクト孔の開口用のフォＩ・レジストリのパターンの縁
端が乗るようにフォトレジスト９を形成し、これをマス
クに層間絶縁膜８ａのエツチングを行ない、コンタクト
孔１５を開口する。
ト電極６上の第１の多結晶シリコン膜５の上面に、コン
タクト孔の開口用のフォＩ・レジストリのパターンの縁
端が乗るようにフォトレジスト９を形成し、これをマス
クに層間絶縁膜８ａのエツチングを行ない、コンタクト
孔１５を開口する。
次に、第１図（ｆ）に示すように、第２の絶縁膜１０を
全面に堆積する。
全面に堆積する。
続いて、第１図（ｇ）に示すように、コンタクト孔１５
の底面のＮ型不純物拡散層７およびゲート電極６上部の
第１の多結晶シリコン膜５が露呈するまで、第２の絶縁
膜１０をＲＩＥ法によりエツチングし、コンタクト孔１
５の側面に第２の絶縁膜１０による側壁絶縁膜１１を形
成する。
の底面のＮ型不純物拡散層７およびゲート電極６上部の
第１の多結晶シリコン膜５が露呈するまで、第２の絶縁
膜１０をＲＩＥ法によりエツチングし、コンタクト孔１
５の側面に第２の絶縁膜１０による側壁絶縁膜１１を形
成する。
次に、第１図（ｈ）に示すように、コンタクト孔１５の
深さ程度の膜厚の第２の多結晶シリコン膜１２を全面に
堆積する。
深さ程度の膜厚の第２の多結晶シリコン膜１２を全面に
堆積する。
続いて、第１図（ｉ）に示すように、コンタクト孔１５
内部以外の多結晶シリコン膜１２およびゲート電極６上
部の第１の多結晶シリコン膜５をエツチング除去する多
結晶シリコンのエッチバックを行ない、コンタクト孔１
５の内部にのみ第２の多結晶シリコン膜１２を残留させ
て埋設多結晶シリコン１３を形成する。しかる後、埋設
多結晶シリコン１３にＮ型の不純物を導入する。
内部以外の多結晶シリコン膜１２およびゲート電極６上
部の第１の多結晶シリコン膜５をエツチング除去する多
結晶シリコンのエッチバックを行ない、コンタクト孔１
５の内部にのみ第２の多結晶シリコン膜１２を残留させ
て埋設多結晶シリコン１３を形成する。しかる後、埋設
多結晶シリコン１３にＮ型の不純物を導入する。
最後に、第１図（ｊ）に示すように、アルミ配線１４を
形成する。
形成する。
第２図は、本発明の第２の実施例を示す縦断面図である
。
。
第１の実施例では、ゲート電極が１１層構造の場合を示
したが、本実施例では、ゲート電極が第１のゲート電極
１７と第２のゲート電極１９との２層からなら。第１の
ゲート電極１７と第２のゲート電極１９との間には第２
のゲート絶縁膜１８が存在し、第１のゲート電極１７は
第１のゲート絶縁膜１６を介しＰ型半導体基板１上に形
成されている。
したが、本実施例では、ゲート電極が第１のゲート電極
１７と第２のゲート電極１９との２層からなら。第１の
ゲート電極１７と第２のゲート電極１９との間には第２
のゲート絶縁膜１８が存在し、第１のゲート電極１７は
第１のゲート絶縁膜１６を介しＰ型半導体基板１上に形
成されている。
第２図に致る製造方法は、Ｐ型半導体基板１上に、第１
のゲート絶縁膜１６．第１のゲート電極を構成する膜、
第２のゲート絶縁膜１８．第２のゲート電極を構成する
膜、第１の絶縁膜４．第１の多結晶シリコン膜を順次形
成する工程を経た後、第１の実施例の製造方法に準じて
いる。
のゲート絶縁膜１６．第１のゲート電極を構成する膜、
第２のゲート絶縁膜１８．第２のゲート電極を構成する
膜、第１の絶縁膜４．第１の多結晶シリコン膜を順次形
成する工程を経た後、第１の実施例の製造方法に準じて
いる。
以上説明したように本発明は、半導体基板の一主面上の
ゲート絶縁膜を介して形成されたゲート電極に対し自己
整合的にコンタクト孔を開口でき、かつ、コンタクト孔
に多結晶シリコンを埋設できるため、隣接したゲート電
極の間にコンタクト孔を形成し、そこに配線を接続して
も、コンタクト孔には埋設多結晶シリコンが存在するた
めにコンタクト孔上部での段差はきわめて少なく、この
ためそこでの配線の段差被覆性はきわめて良好になり、
さらに、配線はほとんど平坦に形成出来るため、配線の
断線が起ることはない。
ゲート絶縁膜を介して形成されたゲート電極に対し自己
整合的にコンタクト孔を開口でき、かつ、コンタクト孔
に多結晶シリコンを埋設できるため、隣接したゲート電
極の間にコンタクト孔を形成し、そこに配線を接続して
も、コンタクト孔には埋設多結晶シリコンが存在するた
めにコンタクト孔上部での段差はきわめて少なく、この
ためそこでの配線の段差被覆性はきわめて良好になり、
さらに、配線はほとんど平坦に形成出来るため、配線の
断線が起ることはない。
そのため、隣接したゲート電極の間にコンタクト孔を形
成する場合、ゲート電極の間隔はりソグラフィ技術の限
界まで狭めることが出来、半導体素子の微細化に有効で
ある。
成する場合、ゲート電極の間隔はりソグラフィ技術の限
界まで狭めることが出来、半導体素子の微細化に有効で
ある。
第１図（ａ）〜（ｊ＞は本発明の第１の実施例の縦断面
図、第２図は本発明の第２の実施例の縦断面図、第３図
（ａ、 ）〜（ｅ）は従来技術の縦断面図である。 １・・・Ｐ型半導体基板、２・・・ゲート絶縁膜、３・
・・ゲート電極用多結晶シリコン膜、４・・・第１の絶
縁膜、５・・・第１の多結晶シリコン膜、６・・・ゲー
ト電極、７・・・Ｎ型不純物拡散層、８，１０・・・第
２の絶縁膜、８ａ・・・層間絶縁膜、９フオトレジスト
、１１・・・側壁絶縁膜、１２・・・第２の多結晶シリ
コン膜、１３・・・埋設多結晶シリコン、１４・・・ア
ルミ配線、１５・・・コンタクト孔、１６・・・第１の
ゲート絶縁膜、１７・・・第１のゲート電極、１８・・
・第２のゲート絶縁膜、１９・・・第２のゲート電極。
図、第２図は本発明の第２の実施例の縦断面図、第３図
（ａ、 ）〜（ｅ）は従来技術の縦断面図である。 １・・・Ｐ型半導体基板、２・・・ゲート絶縁膜、３・
・・ゲート電極用多結晶シリコン膜、４・・・第１の絶
縁膜、５・・・第１の多結晶シリコン膜、６・・・ゲー
ト電極、７・・・Ｎ型不純物拡散層、８，１０・・・第
２の絶縁膜、８ａ・・・層間絶縁膜、９フオトレジスト
、１１・・・側壁絶縁膜、１２・・・第２の多結晶シリ
コン膜、１３・・・埋設多結晶シリコン、１４・・・ア
ルミ配線、１５・・・コンタクト孔、１６・・・第１の
ゲート絶縁膜、１７・・・第１のゲート電極、１８・・
・第２のゲート絶縁膜、１９・・・第２のゲート電極。
Claims (2)
- （１）第１導電型の半導体基板の一主面上に、ゲート絶
縁膜、ゲート電極を構成する膜、第１の絶縁膜、第１の
多結晶シリコン膜を順次形成する工程、 前記第１の多結晶シリコン膜、前記第１の絶縁膜および
前記ゲート電極を構成する膜を、同時にパターンニング
して、前記ゲート電極を構成する膜からなるゲート電極
を形成する工程、 前記ゲート電極をマスクにして、イオン注入法により、
前記半導体基板表面に第２導電型の不純物拡散層を形成
する工程、 前記ゲート絶縁膜、前記ゲート電極、前記第１の絶縁膜
および前記第１の多結晶シリコン膜の露呈面全面を覆い
、上表面が平坦な層間絶縁膜を形成する工程、 前記層間絶縁膜をエッチバックして、前記ゲート電極上
部の前記第１の多結晶シリコン膜を露呈させる工程、 隣接する前記ゲート電極間のコンタクト孔形成領域に存
在する前記層間絶縁膜を選択的にエッチング除去するこ
とにより、前記ゲート電極に自己整合的なコンタクト孔
を開口する工程、 前記ゲート電極上部の前記第１の多結晶シリコン膜、前
記層間絶縁膜および前記コンタクト孔の露呈面全面を覆
う第２の絶縁膜を堆積し、反応性イオンエッチングによ
り前記コンタクト孔の側面に前記第２の絶縁膜からなる
側壁絶縁膜を形成する工程、 前記ゲート電極上部の前記第１の多結晶シリコン膜およ
び前記層間絶縁膜の露呈面全面を覆い、かつ、前記コン
タクト孔を充填する第２の多結晶シリコン膜を堆積し、
エッチバックにより前記ゲート電極上部の前記第１の多
結晶シリコン膜および前記層間絶縁膜の露呈面全面を覆
った前記第２の多結晶シリコン膜並びに前記ゲート電極
上部の前記第１の多結晶シリコン膜を完全に除去し、前
記コンタクト孔の内部のみに前記第２の多結晶シリコン
膜を埋設する工程、 を有することを特徴とする半導体装置の製造方法。 - （２）第１導電型の半導体基板の一主面上に、第１のゲ
ート絶縁膜、第１のゲート電極を構成する膜、第２のゲ
ート絶縁膜、第２のゲート電極を構成する膜、第１の絶
縁膜、第１の多結晶シリコン膜を順次形成する工程、 前記第１の多結晶シリコン膜、前記第１の絶縁膜、前記
第２のゲート電極を構成する膜、前記第２のゲート絶縁
膜および前記第１のゲート電極を構成する膜を、同時に
パターンニングして、前記第１のゲート電極を構成する
膜、前記第２のゲート絶縁膜および前記第２のゲート電
極を構成する膜からなる２層構造のゲート電極を形成す
る工程、 を有することを特徴とする請求項（１）記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4768390A JP2867555B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4768390A JP2867555B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248537A true JPH03248537A (ja) | 1991-11-06 |
| JP2867555B2 JP2867555B2 (ja) | 1999-03-08 |
Family
ID=12782077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4768390A Expired - Lifetime JP2867555B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867555B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7052999B2 (en) | 2002-12-26 | 2006-05-30 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
-
1990
- 1990-02-27 JP JP4768390A patent/JP2867555B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7052999B2 (en) | 2002-12-26 | 2006-05-30 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2867555B2 (ja) | 1999-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001168306A5 (ja) | ||
| JPH05304297A (ja) | 電力用半導体装置およびその製造方法 | |
| JPH06216125A (ja) | 高集積半導体素子のコンタクトホール形成方法 | |
| JPH06252359A (ja) | 半導体装置の製造方法 | |
| JP2536413B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3321864B2 (ja) | 半導体装置とその製法 | |
| JPH09139495A (ja) | 半導体装置およびその製造方法 | |
| JP2544937B2 (ja) | 半導体装置およびその製造方法 | |
| JP2616706B2 (ja) | 半導体装置およびその製造方法 | |
| JPH03248537A (ja) | 半導体装置の製造方法 | |
| KR100373709B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2695812B2 (ja) | 半導体装置 | |
| JPH09213949A (ja) | 半導体装置の製造方法 | |
| JP2855981B2 (ja) | 半導体装置の製造方法 | |
| KR100451042B1 (ko) | 반도체소자의콘택형성방법 | |
| JP2604021B2 (ja) | 半導体装置の製造方法 | |
| JP2641856B2 (ja) | 半導体装置の製造方法 | |
| JPH02192724A (ja) | 半導体装置およびその製造方法 | |
| JPH10106973A (ja) | 半導体装置およびその製造方法 | |
| JP3036034B2 (ja) | 半導体装置の製造方法 | |
| JP3064383B2 (ja) | 半導体装置の製造方法 | |
| JPH11330457A (ja) | 半導体装置とその製造方法 | |
| JPH04213860A (ja) | 半導体装置 | |
| JP2900477B2 (ja) | 半導体装置の製造方法 | |
| JP2907248B2 (ja) | 半導体装置およびその製造方法 |