JPH04253340A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【0001】0001
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特に、MOSトランジスタのゲート材料
を、配線及び下地層との接続に使用した半導体装置及び
その製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device and a method of manufacturing the same in which a gate material of a MOS transistor is used for interconnection and connection with an underlying layer.
【0002】0002
【従来の技術】図5にMOSトランジスタのゲートと、
ゲート金属材料を配線及び下地層との接続に使用した従
来の半導体装置の断面構造を示す。また、図6(a)
〜(d) は、図5の構造を得るための製造方法を示す
各主要工程の断面図である。[Prior Art] FIG. 5 shows the gate of a MOS transistor,
1 shows a cross-sectional structure of a conventional semiconductor device in which a gate metal material is used for wiring and connection with an underlying layer. Also, Figure 6(a)
-(d) are cross-sectional views of each main process showing the manufacturing method for obtaining the structure of FIG. 5.
【0003】以下、図5に示した半導体装置の構造を図
6(a) 〜(d) を参照してその製造方法を述べつ
つ説明する。まず、半導体基板1上に素子分離用の酸化
膜2を周知の選択酸化法により形成し、その後、全面に
MOSトランジスタのゲート酸化膜3を形成する(図6
(a) )。Hereinafter, the structure of the semiconductor device shown in FIG. 5 will be explained with reference to FIGS. 6(a) to 6(d), along with its manufacturing method. First, an oxide film 2 for element isolation is formed on a semiconductor substrate 1 by a well-known selective oxidation method, and then a gate oxide film 3 of a MOS transistor is formed on the entire surface (FIG. 6).
(a) ).
【0004】その後、全面にレジストを塗布し、下地層
と接続をとる部分に開口部を有するレジストパターン4
を形成し、該レジストパターン4をマスクとして上記ゲ
ート酸化膜3のエッチングを行う。その後、上記レジス
トパターン4をマスクとするイオン注入により不純物を
注入し、開口部に露出している基板表面に拡散層6を形
成する(図6(b) )。[0004] After that, a resist is applied to the entire surface, and a resist pattern 4 is formed which has an opening in a portion to be connected to the underlying layer.
is formed, and the gate oxide film 3 is etched using the resist pattern 4 as a mask. Thereafter, impurities are implanted by ion implantation using the resist pattern 4 as a mask to form a diffusion layer 6 on the substrate surface exposed in the opening (FIG. 6(b)).
【0005】次にレジスト4を除去した後、全面にゲー
ト電極及び配線となるポリシリコン膜7を形成する(図
6(c) )。このポリシリコン膜7は前記拡散層6と
同導電型の不純物をドープしたものでもよく、またノン
ドープのポリシリコンに不純物を添加したものでもよい
。Next, after removing the resist 4, a polysilicon film 7 that will serve as a gate electrode and wiring is formed over the entire surface (FIG. 6(c)). This polysilicon film 7 may be doped with an impurity of the same conductivity type as the diffusion layer 6, or may be non-doped polysilicon doped with an impurity.
【0006】次に、ゲート電極8と配線9のパターニン
グを同時に行う(図6(d))。その後、MOSトラン
ジスタのソース・ドレイン領域10をイオン注入により
形成することにより、図5に示す半導体装置が形成され
る。Next, the gate electrode 8 and the wiring 9 are patterned at the same time (FIG. 6(d)). Thereafter, the source/drain regions 10 of the MOS transistor are formed by ion implantation, thereby forming the semiconductor device shown in FIG.
【0007】[0007]
【発明が解決しようとする課題】以上のように、従来の
半導体装置においては、製造中に図6(b) に示した
ように、ゲート酸化膜3とレジスト4が接触する工程を
有しており、この工程において、レジスト4に含まれて
いる有機物やカーボン等によりゲート酸化膜が汚染され
、ゲート酸化膜8の信頼性が劣化するという問題があっ
た。As described above, in the conventional semiconductor device, as shown in FIG. 6(b), there is a step in which the gate oxide film 3 and the resist 4 come into contact with each other. However, in this step, the gate oxide film is contaminated by organic substances, carbon, etc. contained in the resist 4, resulting in a problem that the reliability of the gate oxide film 8 is deteriorated.
【0008】この発明は上記のような問題点を解消する
ためになされたもので、MOSトランジスタのゲート酸
化膜の信頼性を保持できる半導体装置の構造、及び、M
OSトランジスタのゲート酸化膜の信頼性を保持したま
ま、MOSトランジスタのゲート電極と配線及び下地層
との接続を同時に形成できる半導体装置の製造方法を提
供することを目的とする。The present invention was made to solve the above-mentioned problems, and provides a structure of a semiconductor device that can maintain the reliability of the gate oxide film of a MOS transistor, and
An object of the present invention is to provide a method for manufacturing a semiconductor device that can simultaneously form connections between a gate electrode of a MOS transistor, a wiring, and an underlying layer while maintaining the reliability of a gate oxide film of an OS transistor.
【0009】[0009]
【課題を解決するための手段】この発明にかかる半導体
装置は、MOSトランジスタのゲート電極及び配線部は
ポリシリコンとメタルの2層構造にし、下地層との接続
部ではメタルのみの構造としたものである。[Means for Solving the Problems] In a semiconductor device according to the present invention, the gate electrode and wiring portion of a MOS transistor have a two-layer structure of polysilicon and metal, and the connection portion with the underlying layer has a structure of only metal. It is.
【0010】また、この発明に係る半導体装置の製造方
法は、下地基板上にMOSトランジスタのゲート酸化膜
を形成する工程、ゲート酸化膜上にポリシリコン膜を形
成する工程、ポリシリコン膜上にレジストパターンを形
成する工程、レジストパターンをマスクとして上記ポリ
シリコン膜をエッチングし、下地層まで達する開口部を
形成する工程、全面にメタルを形成する工程、メタル及
びポリシリコン膜をパターニングし、メタルとポリシリ
コン膜の2層構造からなるMOSトランジスタのゲート
,及び配線部を形成するとともに、メタルのみからなる
下地層との接続部を形成する工程を含むことを特徴とす
るものである。The method for manufacturing a semiconductor device according to the present invention also includes a step of forming a gate oxide film of a MOS transistor on a base substrate, a step of forming a polysilicon film on the gate oxide film, and a step of forming a resist on the polysilicon film. A step of forming a pattern, a step of etching the polysilicon film using the resist pattern as a mask and forming an opening that reaches the underlying layer, a step of forming metal on the entire surface, patterning the metal and polysilicon film, and etching the polysilicon film with the resist pattern as a mask. This method is characterized in that it includes the steps of forming a gate and a wiring portion of a MOS transistor having a two-layer structure of silicon film, and forming a connection portion with an underlying layer made only of metal.
【0011】[0011]
【作用】この発明においては、MOSトランジスタのゲ
ート電極及び配線部はポリシリコンとメタルの2層構造
にし、下地層との接続部ではメタルのみの構造としたの
で、下地層との接続をとるための開口部形成に使用する
レジストパターンは、MOSトランジスタのゲート酸化
膜上にポリシリコン膜を介して形成されることとなり、
レジストによりゲート酸化膜が汚染される心配はない。[Operation] In this invention, the gate electrode and wiring part of the MOS transistor have a two-layer structure of polysilicon and metal, and the connection part with the base layer has a structure of only metal, so that the connection with the base layer can be made. The resist pattern used to form the opening will be formed on the gate oxide film of the MOS transistor via a polysilicon film.
There is no fear that the gate oxide film will be contaminated by the resist.
【0012】また、この発明においては、MOSトラン
ジスタのゲート酸化膜を形成し、その上にポリシリコン
膜を形成し、さらにその上にレジストパターンを形成し
、これをマスクとしてポリシリコン膜をエッチングして
下地層まで達する開口部を形成し、全面にメタルを形成
し、メタル及びポリシリコン膜をパターニングしてメタ
ルとポリシリコン膜の2層構造からなるMOSトランジ
スタのゲート,配線部,及びメタルのみからなる下地層
との接続部を形成するようにしたので、下地層との接続
をとるための開口部形成においてはMOSトランジスタ
のゲート酸化膜とレジストは接触せず、ゲート酸化膜の
信頼性を維持したまま、ゲート電極と配線及び下地層と
の接続を同時に形成される。Further, in the present invention, a gate oxide film of a MOS transistor is formed, a polysilicon film is formed on it, a resist pattern is further formed on it, and the polysilicon film is etched using this as a mask. Form an opening that reaches the underlying layer, form metal on the entire surface, and pattern the metal and polysilicon film to form the gate, wiring, and metal only of the MOS transistor, which has a two-layer structure of metal and polysilicon film. The gate oxide film of the MOS transistor does not come into contact with the resist when forming the opening for connection with the base layer, thus maintaining the reliability of the gate oxide film. Connections between the gate electrode, the wiring, and the underlying layer are simultaneously formed.
【0013】[0013]
【実施例】図1はこの発明の一実施例を示す半導体装置
の断面図を示す。また、図2(a) 〜(e) はこの
発明の一実施例による半導体装置の製造方法を示す各主
要工程の断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a sectional view of a semiconductor device showing an embodiment of the present invention. Moreover, FIGS. 2(a) to 2(e) are cross-sectional views of each main process showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【0014】以下、図1の半導体装置の構造を図2(a
) 〜(e)を参照してその製造方法を述べつつ説明す
る。まず、半導体基板101上に周知の選択酸化法によ
り素子分離用の酸化膜102を形成後、全面にMOSト
ランジスタのゲート酸化膜103を形成し、さらにこの
上にゲート電極材料となるポリシリコン膜107を形成
する(図2(a) )。このポリシリコン膜107は従
来装置同様、ゲートの仕事関数を制御するために不純物
を含んだものでもよい。The structure of the semiconductor device shown in FIG. 1 will be explained below with reference to FIG. 2(a).
) to (e), the manufacturing method will be described and explained. First, an oxide film 102 for element isolation is formed on a semiconductor substrate 101 by a well-known selective oxidation method, and then a gate oxide film 103 of a MOS transistor is formed on the entire surface, and a polysilicon film 107 that becomes a gate electrode material is further formed on this. (Figure 2(a)). This polysilicon film 107 may contain impurities in order to control the work function of the gate, as in the conventional device.
【0015】次にレジストを全面塗布し、下地層との接
続のための接続部105を開口したレジストパターン1
04を形成する(図2(b) )。Next, a resist is applied to the entire surface, and a resist pattern 1 is formed with openings for connecting portions 105 for connection with the underlying layer.
04 (Fig. 2(b)).
【0016】その後、レジストパターン104をマスク
に上記ポリシリコン膜及びゲート酸化膜103のエッチ
ングを行い、基板101に達する開口部を形成し、露出
した基板表面にイオン注入により不純物を注入し、拡散
層106を形成する(図2(c) )。Thereafter, the polysilicon film and gate oxide film 103 are etched using the resist pattern 104 as a mask to form an opening reaching the substrate 101, and impurities are implanted into the exposed substrate surface by ion implantation to form a diffusion layer. 106 (FIG. 2(c)).
【0017】次にレジストパターン104を除去した後
、全面にメタル111を堆積する(図2(d) )。そ
の後、従来と同様に、MOSトランジスタのゲート電極
108と配線109のパターニングを同時に行ない、メ
タル111とポリシリコン膜107の2層構造からなる
MOSトランジスタのゲート電極108,及び配線部1
09を形成するとともに、メタル111のみからなる下
地層との接続部を形成する(図2(e) )。Next, after removing the resist pattern 104, metal 111 is deposited on the entire surface (FIG. 2(d)). Thereafter, as in the past, the gate electrode 108 of the MOS transistor and the wiring 109 are patterned at the same time.
At the same time, a connection portion with the base layer consisting only of metal 111 is formed (FIG. 2(e)).
【0018】その後、MOSトランジスタのイオン注入
によりソース・ドレイン領域110を形成することによ
り、図1に示す半導体装置を完成する。Thereafter, source/drain regions 110 are formed by ion implantation of a MOS transistor, thereby completing the semiconductor device shown in FIG.
【0019】以上のように本実施例によれば、ゲート酸
化膜103に下地層との接続をとるための開口部を形成
する工程において、レジスト104はポリシリコン膜1
07を介してMOSトランジスタのゲート酸化膜103
上に形成したので、ゲート酸化膜103とレジスト10
4は直接接触せず、従来のように、レジスト104に含
まれている有機物やカーボン等によりゲート酸化膜10
3が汚染され、ゲート酸化膜103の信頼性が劣化する
という心配はない。従って、本実施例によれば、ゲート
酸化膜103の信頼性を保持したまま、ゲート電極10
8と配線109及び下地拡散層106との接続を同時に
形成することができ、安定して素子形成を行うことがで
きる。As described above, according to the present embodiment, in the step of forming an opening in the gate oxide film 103 for connection with the underlying layer, the resist 104 is removed from the polysilicon film 1.
Gate oxide film 103 of the MOS transistor via 07
Since the gate oxide film 103 and the resist 10 are formed on the
4 is not in direct contact with the gate oxide film 10 due to organic matter, carbon, etc. contained in the resist 104, as in the conventional case.
There is no worry that the gate oxide film 103 will be contaminated and the reliability of the gate oxide film 103 will deteriorate. Therefore, according to this embodiment, the reliability of the gate oxide film 103 is maintained while the gate electrode 10
8, the wiring 109, and the base diffusion layer 106 can be formed simultaneously, and elements can be stably formed.
【0020】なお上記実施例では2次元デバイスについ
て説明したが、本発明は3次元デバイスにも適用できる
。即ち、図3は本発明の他の実施例による半導体装置の
断面構造を示しており、上層デバイス112と下層のデ
バイス113との接続に、上層のMOSトランジスタの
ゲート電極を使用した場合を示している。図中、図1及
び図2と同一符号は同一または相当部分を示し、114
は上層デバイス112と下層デバイス間を絶縁するため
の酸化シリコン等からなる絶縁層、115は上層デバイ
ス112の素子形成領域に形成した単結晶シリコン層で
ある。[0020] In the above embodiment, a two-dimensional device was explained, but the present invention can also be applied to a three-dimensional device. That is, FIG. 3 shows a cross-sectional structure of a semiconductor device according to another embodiment of the present invention, and shows a case where the gate electrode of the upper layer MOS transistor is used to connect the upper layer device 112 and the lower layer device 113. There is. In the figure, the same reference numerals as in FIGS. 1 and 2 indicate the same or corresponding parts, and 114
115 is an insulating layer made of silicon oxide or the like for insulating between the upper layer device 112 and the lower layer device, and 115 is a single crystal silicon layer formed in the element formation region of the upper layer device 112.
【0021】以下、図3の半導体装置の製造方法を図4
(a) 〜(d)を用いて簡単に説明する。まず、半導
体基板101表面に素子分離用の酸化膜102を形成後
、全面にMOSトランジスタのゲート酸化膜103を形
成し、この上にポリシリコン膜107を形成し、さらに
この上にメタル111を形成し、パターンニングにより
MOSトランジスタのゲート108を形成する。その後
、イオン注入によりMOSトランジスタのソース・ドレ
イン領域110を形成し、下層デバイス113を完成す
る。その後、全面に酸化シリコン等からなる絶縁層11
4を形成し、絶縁層114上に固相エピタキシャル成長
法等の方法により上層デバイスの単結晶シリコン層11
5を形成し、さらに素子分離用の酸化膜102を形成す
る(図4(a))。The method for manufacturing the semiconductor device shown in FIG. 3 will be described below with reference to FIG.
This will be briefly explained using (a) to (d). First, after forming an oxide film 102 for element isolation on the surface of a semiconductor substrate 101, a gate oxide film 103 of a MOS transistor is formed on the entire surface, a polysilicon film 107 is formed on this, and a metal 111 is further formed on this. Then, the gate 108 of the MOS transistor is formed by patterning. Thereafter, the source/drain regions 110 of the MOS transistor are formed by ion implantation, and the lower layer device 113 is completed. After that, an insulating layer 11 made of silicon oxide or the like is formed on the entire surface.
4 is formed, and the single crystal silicon layer 11 of the upper layer device is formed on the insulating layer 114 by a method such as solid phase epitaxial growth.
5 is formed, and further an oxide film 102 for element isolation is formed (FIG. 4(a)).
【0022】そして、全面にMOSトランジスタのゲー
ト酸化膜103を形成するとともに、その上にポリシリ
コン膜107を形成後、ポリシリコン膜107上に下層
デバイス113の拡散層110との接続部に相当する位
置に開口部を有するレジストパターン104を形成する
(図4(b))。Then, after forming a gate oxide film 103 of a MOS transistor on the entire surface and forming a polysilicon film 107 thereon, a gate oxide film 103 is formed on the polysilicon film 107 corresponding to a connection part with a diffusion layer 110 of a lower layer device 113. A resist pattern 104 having openings at the positions is formed (FIG. 4(b)).
【0023】次に、レジストパターン104をマスクと
してポリシリコン膜,ゲート酸化膜103,分離酸化膜
102,絶縁層114をエッチングし、下層デバイス1
13の拡散層110に達する開口部を形成する。そして
全面にメタル111を蒸着する(図4(c) ) 。Next, the polysilicon film, gate oxide film 103, isolation oxide film 102, and insulating layer 114 are etched using the resist pattern 104 as a mask, and the lower layer device 1 is etched.
An opening reaching the No. 13 diffusion layer 110 is formed. Then, metal 111 is deposited on the entire surface (FIG. 4(c)).
【0024】その後、上層デバイスのMOSトランジス
タのゲート電極108と配線107のパターニングを同
時に行い、メタル111とポリシリコン膜107の2層
膜からなるMOSトランジスタのゲート電極108及び
配線部109とメタルのみからなる下層デバイスとの接
続部5を形成する(図4(d) )。Thereafter, the gate electrode 108 and interconnection 107 of the MOS transistor of the upper layer device are patterned at the same time, and the gate electrode 108 and interconnection 109 of the MOS transistor consisting of the two-layer film of metal 111 and polysilicon film 107 are patterned only from the metal. A connection portion 5 with the lower layer device is formed (FIG. 4(d)).
【0025】その後、イオン注入によりMOSトランジ
スタのソース・ドレイン領域110を形成することによ
り、上層デバイス112を完成し、図3に示す3次元デ
ハイスを得る。Thereafter, the source/drain regions 110 of the MOS transistor are formed by ion implantation, thereby completing the upper layer device 112 and obtaining the three-dimensional device shown in FIG. 3.
【0026】このような本実施例においても、下層デハ
イス113の拡散層110との接続をとるための開口部
形成のためのレジストパターン104はポリシリコン膜
107を介してMOSトランジスタのゲート酸化膜10
3上に形成するので、ゲート酸化膜103とレジスト1
04は直接接触せず、レジスト104によりゲート酸化
膜103が汚染され、ゲート酸化膜103の信頼性が劣
化するという心配はない。よって、ゲート酸化膜103
の信頼性を保持したまま、上層デバイス112のゲート
電極108,配線109,及び下層デバイス113との
接続部105を同時に形成することができる。In this embodiment as well, the resist pattern 104 for forming an opening for connecting the lower dehyde layer 113 to the diffusion layer 110 is connected to the gate oxide film 10 of the MOS transistor via the polysilicon film 107.
3, so the gate oxide film 103 and resist 1
04 does not come into direct contact with the resist 104, so there is no fear that the gate oxide film 103 will be contaminated by the resist 104 and the reliability of the gate oxide film 103 will deteriorate. Therefore, the gate oxide film 103
The gate electrode 108 of the upper layer device 112, the wiring 109, and the connection portion 105 with the lower layer device 113 can be formed at the same time while maintaining reliability.
【0027】また、本実施例によれば、上層デバイス1
12と下層デバイス113とをメタルで接続しているの
で、低抵抗化を実現できるという効果もある。Furthermore, according to this embodiment, the upper layer device 1
12 and the lower layer device 113 are connected by metal, which also has the effect of realizing low resistance.
【0028】[0028]
【発明の効果】以上のようにこの発明によれば、MOS
トランジスタのゲート材料を配線および下地層との接続
に使用するものにおいて、MOSトランジスタのゲート
および配線部はポリシリコンとメタルの2層構造からな
り、下地層との接続部はメタルのみからなる構造とした
ので、下地層との接続をとるための開口部形成に使用す
るレジストパターンは、MOSトランジスタのゲート酸
化膜上にポリシリコン膜を介して形成されることとなり
、レジストによるゲート酸化膜の汚染を防止できる。
これにより、ゲート酸化膜の信頼性を維持することがで
き、信頼性の高いゲート酸化膜を有する安定したデバイ
スを実現できる効果がある。[Effects of the Invention] As described above, according to this invention, MOS
In those in which the gate material of the transistor is used for wiring and connection with the base layer, the gate and wiring part of the MOS transistor has a two-layer structure of polysilicon and metal, and the connection part with the base layer has a structure consisting only of metal. Therefore, the resist pattern used to form the opening for connection with the underlying layer is formed on the gate oxide film of the MOS transistor via the polysilicon film, thereby preventing contamination of the gate oxide film by the resist. It can be prevented. This has the effect that the reliability of the gate oxide film can be maintained and a stable device having a highly reliable gate oxide film can be realized.
【0029】また、この発明によれば、MOSトランジ
スタのゲート酸化膜上にポリシリコン膜を介してレジス
トパターンを形成し、これをマスクとしてポリシリコン
膜をエッチングして下地層まで達する開口部を形成し、
全面にメタルを形成し、その後、メタル及びポリシリコ
ン膜をパターニングしてメタルとポリシリコン膜の2層
構造からなるMOSトランジスタのゲート,配線部,及
びメタルのみからなる下地層との接続部を形成するよう
にしたので、ゲート酸化膜の信頼性を維持したまま、ゲ
ート電極と配線及び下地層との接続を同時に形成できる
効果がある。Further, according to the present invention, a resist pattern is formed on the gate oxide film of a MOS transistor through a polysilicon film, and using this as a mask, the polysilicon film is etched to form an opening that reaches the underlying layer. death,
Metal is formed on the entire surface, and then the metal and polysilicon film are patterned to form the gate of the MOS transistor, which has a two-layer structure of metal and polysilicon film, the wiring part, and the connection part with the base layer made only of metal. This has the effect that connections between the gate electrode, the wiring, and the underlying layer can be formed simultaneously while maintaining the reliability of the gate oxide film.
【図1】この発明の一実施例による半導体装置を示す断
面図である。FIG. 1 is a sectional view showing a semiconductor device according to an embodiment of the present invention.
【図2】図1の半導体装置の製造方法を示す各主要工程
の断面図である。FIG. 2 is a cross-sectional view of each main process showing a method for manufacturing the semiconductor device of FIG. 1;
【図3】この発明の他の実施例による半導体装置を示す
断面図である。FIG. 3 is a sectional view showing a semiconductor device according to another embodiment of the invention.
【図4】図3の半導体装置の製造方法を示す各主要工程
の断面図である。FIG. 4 is a cross-sectional view of each main process showing a method for manufacturing the semiconductor device of FIG. 3;
【図5】従来の半導体装置の断面図である。FIG. 5 is a cross-sectional view of a conventional semiconductor device.
【図6】従来の半導体装置の製造方法を示す断面図であ
る。FIG. 6 is a cross-sectional view showing a conventional method for manufacturing a semiconductor device.
101 半導体基板 102 分離酸化膜 103 ゲート酸化膜 104 レジスト 105 接続部 106 拡散層 107 ポリシリコン 108 ゲート電極 109 配線 110 ソース・ドレイン領域 111 メタル 112 上層デバイス 113 下層デバイス 114 絶縁層 115 単結晶シリコン層 101 Semiconductor substrate 102 Isolation oxide film 103 Gate oxide film 104 Resist 105 Connection part 106 Diffusion layer 107 Polysilicon 108 Gate electrode 109 Wiring 110 Source/drain region 111 Metal 112 Upper layer device 113 Lower layer device 114 Insulating layer 115 Single crystal silicon layer
Claims (2)
線および下地層との接続に使用する半導体装置であって
、上記MOSトランジスタのゲートおよび配線部は、ポ
リシリコンとメタルの2層構造からなり、上記下地層と
の接続部は、メタルのみからなることを特徴とする半導
体装置。1. A semiconductor device in which a gate material of a MOS transistor is used for connection with wiring and an underlying layer, wherein the gate and wiring portion of the MOS transistor have a two-layer structure of polysilicon and metal; A semiconductor device characterized in that a connection part with a stratum is made only of metal.
ート酸化膜を形成する工程と、該ゲート酸化膜上にポリ
シリコン膜を形成する工程と、該ポリシリコン膜上にレ
ジストパターンを形成する工程と、該レジストパターン
をマスクとして上記ポリシリコン膜をエッチングし、下
地層まで達する開口部を形成する工程と、前記ポリシリ
コン,ポリシリコンの開口部,及び開口部に露出してい
る下地層上にメタルを形成する工程と、上記メタル及び
ポリシリコン膜をパターニングし、メタルとポリシリコ
ン膜の2層構造からなるMOSトランジスタのゲート,
及び配線部を形成するとともに、メタルのみからなる下
地層との接続部を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。2. A step of forming a gate oxide film of a MOS transistor on a base substrate, a step of forming a polysilicon film on the gate oxide film, and a step of forming a resist pattern on the polysilicon film, etching the polysilicon film using the resist pattern as a mask to form an opening that reaches the base layer; and etching metal on the polysilicon, the opening in the polysilicon, and the base layer exposed in the opening. The gate of a MOS transistor having a two-layer structure of metal and polysilicon film is formed by patterning the metal and polysilicon film.
and a step of forming a wiring portion and forming a connection portion with a base layer made only of metal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3180091A JPH04253340A (en) | 1991-01-29 | 1991-01-29 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3180091A JPH04253340A (en) | 1991-01-29 | 1991-01-29 | Semiconductor device and its manufacture |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04253340A true JPH04253340A (en) | 1992-09-09 |
Family
ID=12341150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3180091A Pending JPH04253340A (en) | 1991-01-29 | 1991-01-29 | Semiconductor device and its manufacture |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04253340A (en) |
-
1991
- 1991-01-29 JP JP3180091A patent/JPH04253340A/en active Pending
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