JPH0286135A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0286135A JPH0286135A JP23835688A JP23835688A JPH0286135A JP H0286135 A JPH0286135 A JP H0286135A JP 23835688 A JP23835688 A JP 23835688A JP 23835688 A JP23835688 A JP 23835688A JP H0286135 A JPH0286135 A JP H0286135A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、配線層が半導体基板に直接に接続されている
半導体装置の製造方法に関するものである。
半導体装置の製造方法に関するものである。
本発明は、上記の様な半導体装置の製造方法において、
半導体基板のうちで配線層を接続すべき領域を自己整合
的に金属間化合物化させてから配線層を形成することに
よって、信頼性の高い半導体装置を製造することができ
る様にしたものである。
半導体基板のうちで配線層を接続すべき領域を自己整合
的に金属間化合物化させてから配線層を形成することに
よって、信頼性の高い半導体装置を製造することができ
る様にしたものである。
配線層を半導体基板に直接に接続する手法、例えば、Ｍ
Ｏ３−３ＲＡＭにおいて多結晶Ｓｉから成るゲート電極
をソース・ドレイン拡散層に直接に接続する埋め込みコ
ンタクトは、セルサイズの縮小等に有効な手法である（
例えば、特開昭６２−３７９６７号公報）。
Ｏ３−３ＲＡＭにおいて多結晶Ｓｉから成るゲート電極
をソース・ドレイン拡散層に直接に接続する埋め込みコ
ンタクトは、セルサイズの縮小等に有効な手法である（
例えば、特開昭６２−３７９６７号公報）。
第３図は、この様な埋め込みコンタクトを有するＭＯＳ
−Ｓ ＲＡＭの製造方法の一従来例を示している。こ
の−従来例では、まず、第３Ａ図に示す様に、Ｓｉ基板
１１の素子分離領域にＬＯＧＯ５酸化膜１２を形成し、
更にゲート酸化膜１３を形成する。
−Ｓ ＲＡＭの製造方法の一従来例を示している。こ
の−従来例では、まず、第３Ａ図に示す様に、Ｓｉ基板
１１の素子分離領域にＬＯＧＯ５酸化膜１２を形成し、
更にゲート酸化膜１３を形成する。
次に、第３Ｂ図に示す様に、レジスト（図示せず）をマ
スクにして埋め込みコンタクト部のゲート酸化膜１３を
フッ酸で除去し、更に、第３Ｃ図に示す様に、ゲート電
極を形成するための多結晶５ｉＦ１４をＣＶＤによって
堆積させる。
スクにして埋め込みコンタクト部のゲート酸化膜１３を
フッ酸で除去し、更に、第３Ｃ図に示す様に、ゲート電
極を形成するための多結晶５ｉＦ１４をＣＶＤによって
堆積させる。
次に、第３Ｄ図に示す様に、多結晶Ｓｉ層１４をエツチ
ングによってパターニングして、埋め込みコンタクト部
に接続されているゲート電極１５を形成する。なお、Ｓ
ｉ基板ＩＩが多結晶Ｓｉ層１４に対してエツチング選択
性を持たないので、多結晶Ｓｉ層１４のパターニング時
にＳｉ基板１１もエツチングされて、Ｓｉｌ板１１に凹
部１６が形成されてしまう。
ングによってパターニングして、埋め込みコンタクト部
に接続されているゲート電極１５を形成する。なお、Ｓ
ｉ基板ＩＩが多結晶Ｓｉ層１４に対してエツチング選択
性を持たないので、多結晶Ｓｉ層１４のパターニング時
にＳｉ基板１１もエツチングされて、Ｓｉｌ板１１に凹
部１６が形成されてしまう。
その後、第３Ｅ図に示す様に、不純物のイオン１７をＳ
ｉ基板１１中へ注入して、ソース・ドレイン拡散層１８
を形成する。
ｉ基板１１中へ注入して、ソース・ドレイン拡散層１８
を形成する。
ところが以上の様な一従来例では、Ｓｉ基板１１に凹部
１６が形成されてしまうので、ソース・ドレイン拡散層
１８のうちで凹部１６に対応する部分が実効的に深くな
り、微細化されたデバイスではこの様な部分がパンチス
ルー等の不良原因になり易い。
１６が形成されてしまうので、ソース・ドレイン拡散層
１８のうちで凹部１６に対応する部分が実効的に深くな
り、微細化されたデバイスではこの様な部分がパンチス
ルー等の不良原因になり易い。
また、凹部１６に対応してできる激しい段差（図示せず
）が平坦化され切れず、Ａｌ配′！ＦｆＡ（図示せず）
の段切れの原因になる。
）が平坦化され切れず、Ａｌ配′！ＦｆＡ（図示せず）
の段切れの原因になる。
従って、上述の様な一従来例では、必ずしも信頼性の高
い半導体装置を製造することができない。
い半導体装置を製造することができない。
本発明による半導体装置の製造方法は、配線層１５を接
続すべき領域を半導体基板１１の表面に露出させる様に
前記半導体基板１１上に絶縁膜１２．１３を選択的に形
成する工程と、露出した前記領域を自己整合的に金属間
化合物２３化させる工程と、金属間化合物２３化した前
記領域に接続させる様に前記配線層１５を形成する工程
とを夫夫具備している。
続すべき領域を半導体基板１１の表面に露出させる様に
前記半導体基板１１上に絶縁膜１２．１３を選択的に形
成する工程と、露出した前記領域を自己整合的に金属間
化合物２３化させる工程と、金属間化合物２３化した前
記領域に接続させる様に前記配線層１５を形成する工程
とを夫夫具備している。
本発明による半導体装置の製造方法では、半導体基板１
１のうちで配線層１５を接続すべき領域を自己整合的に
金属間化合物２３化させてから配線層１５を形成してい
るので、この配線層１５を半導体で形成する場合でも、
配線層１５を接続すべき領域と配線Ｎ１５との材質が相
違している。
１のうちで配線層１５を接続すべき領域を自己整合的に
金属間化合物２３化させてから配線層１５を形成してい
るので、この配線層１５を半導体で形成する場合でも、
配線層１５を接続すべき領域と配線Ｎ１５との材質が相
違している。
従って、配線層１５を接続すべき領域に対して配線Ｊｉ
ｉ１５の材料１４を選択的に処理することができ、半導
体基板１１に損傷を与えることなく配線］’ｉ１５を形
成することができる。
ｉ１５の材料１４を選択的に処理することができ、半導
体基板１１に損傷を与えることなく配線］’ｉ１５を形
成することができる。
以下、ＭＯＳ−３ＲＡＭの製造に適用した本発明の第１
及び第２実施例を、第１図及び第２図を参照しながら説
明する。
及び第２実施例を、第１図及び第２図を参照しながら説
明する。
第１図が、第１実施例を示している。この第１実施例で
は、ＬＯＧＯＳ酸化膜１２及びゲート酸化膜１３の形成
までは上述の一従来例と同様に行い、更に、第１Ａ図に
示す様に、これらの酸化膜１２．１３上にＳｉＮ膜２１
を堆積させる。
は、ＬＯＧＯＳ酸化膜１２及びゲート酸化膜１３の形成
までは上述の一従来例と同様に行い、更に、第１Ａ図に
示す様に、これらの酸化膜１２．１３上にＳｉＮ膜２１
を堆積させる。
次に、第１Ｂ図に示す様に、レジスト（図示せず）をマ
スクにしてＳｉＮ膜２１及びゲート酸化膜１３をエツチ
ングして、Ｓｉ基板１１のうちの埋め込みコンタクト部
を露出させる。
スクにしてＳｉＮ膜２１及びゲート酸化膜１３をエツチ
ングして、Ｓｉ基板１１のうちの埋め込みコンタクト部
を露出させる。
次に、第１Ｃ図に示す様に、Ｓｉ基板１１上の全面にＴ
ｉ２２を堆積させ、更に適度の熱処理を行う。
ｉ２２を堆積させ、更に適度の熱処理を行う。
すると、Ｓｉ基板１１の露出部つまり埋め込みコンタク
ト部が自己整合的にシリサイド２３となる。
ト部が自己整合的にシリサイド２３となる。
つまり、埋め込みコンタクト部がサリサイド化する。
次に、第１Ｄ図に示す様に未反応のＴｉ２２及びＳｉＮ
膜２１を除去し、更に、第１Ｅ図に示す様に多結晶Ｓｉ
層１４をＣＶＤによって堆積させる。
膜２１を除去し、更に、第１Ｅ図に示す様に多結晶Ｓｉ
層１４をＣＶＤによって堆積させる。
その後、第１Ｆ図に示す様に、多結晶Ｓｉ層１４をエツ
チングによってパターニングして、埋め込みコンタクト
部つまりシリサイド２３に接続されているゲート電極１
５を形成する。これ以降のソ−ス・ドレイン拡散層１８
の形成等は、上述の一従来例と同様に行う。
チングによってパターニングして、埋め込みコンタクト
部つまりシリサイド２３に接続されているゲート電極１
５を形成する。これ以降のソ−ス・ドレイン拡散層１８
の形成等は、上述の一従来例と同様に行う。
この様な第１実施例では、多結晶５ｉｉＪ１４のエツチ
ング時に、埋め込みコンタクト部がシリサイド２３化さ
れておりＳｉ基板１１が露出していない。
ング時に、埋め込みコンタクト部がシリサイド２３化さ
れておりＳｉ基板１１が露出していない。
従って、適当なエツチング条件を選べば、多結晶Ｓｉ層
１４のエツチング時にＳｉ基板１１がエツチングされな
い。このため、上述の一従来例の様に凹部１６は形成さ
れず、この凹部１６に起因する既述の様な信頼性の低下
がない。
１４のエツチング時にＳｉ基板１１がエツチングされな
い。このため、上述の一従来例の様に凹部１６は形成さ
れず、この凹部１６に起因する既述の様な信頼性の低下
がない。
しかも、Ｔｉ２２等から成るシリサイド２３を形成する
と、Ｓｉ基板１１の表面における自然酸化膜（図示せず
）が破壊され、より安定なコンタクト砥抗値を得ること
ができる。
と、Ｓｉ基板１１の表面における自然酸化膜（図示せず
）が破壊され、より安定なコンタクト砥抗値を得ること
ができる。
第２図は、第２実施例を示している。この第２実施例は
、ＬＯＧＯＳ酸化膜１２及びゲート酸化膜１３の形成後
に多結晶ｓｉｌ膜２４を全面に形成し、この多結晶Ｓｉ
薄膜２４上にＳｉＮ膜２１を形成することを除いて、上
述の第１実施例と実質的に同様の工程を有している。
、ＬＯＧＯＳ酸化膜１２及びゲート酸化膜１３の形成後
に多結晶ｓｉｌ膜２４を全面に形成し、この多結晶Ｓｉ
薄膜２４上にＳｉＮ膜２１を形成することを除いて、上
述の第１実施例と実質的に同様の工程を有している。
この様な第２実施例では、多結晶Ｓｉ３膜２４が存在し
ているために、ＳｉＮ膜２１からの応力や薬品処理等か
らゲート酸化膜１３が保護され、より信頼性の高いＭＯ
３−３ＲＡＭを製造することができる。
ているために、ＳｉＮ膜２１からの応力や薬品処理等か
らゲート酸化膜１３が保護され、より信頼性の高いＭＯ
３−３ＲＡＭを製造することができる。
なお、以上の第１及び第２実施例の何れにおいてもシリ
サイド２３を形成するための金属としてＴｉ２２を用い
たが、Ｔｉ２２以外にＭＯ，、Ｗ 、Ｃｏ等を用いるこ
ともできる。
サイド２３を形成するための金属としてＴｉ２２を用い
たが、Ｔｉ２２以外にＭＯ，、Ｗ 、Ｃｏ等を用いるこ
ともできる。
本発明による半導体装置の製造方法では、半導体基板に
損傷を与えることなく配線層を形成することができるの
で、信頼性の高い半導体装置を製造することができる。
損傷を与えることなく配線層を形成することができるの
で、信頼性の高い半導体装置を製造することができる。
第１図〜第３図は本発明の夫々第１実施例、第２実施例
及び−従来例を順次に示す側断面図である。 なお図面に用いた符号において、 １１−・−・−−一−−・−−−−−３ｉ基板１２−・
−・−−−−−ｍ−・−・−ＬＯＣＯ５酸化膜１３−−
−−−−・−−一一一一−−−−−・ゲート酸化膜１４
−・−−−−−一−−−−−〜−−−多結晶Ｓｉ層１５
−・−−ｍ−−・−・−・−・ゲート電極２３・−・−
・−・・・−・・・・シリサイドである。
及び−従来例を順次に示す側断面図である。 なお図面に用いた符号において、 １１−・−・−−一−−・−−−−−３ｉ基板１２−・
−・−−−−−ｍ−・−・−ＬＯＣＯ５酸化膜１３−−
−−−−・−−一一一一−−−−−・ゲート酸化膜１４
−・−−−−−一−−−−−〜−−−多結晶Ｓｉ層１５
−・−−ｍ−−・−・−・−・ゲート電極２３・−・−
・−・・・−・・・・シリサイドである。
Claims (1)
- 【特許請求の範囲】 配線層を接続すべき領域を半導体基板の表面に露出させ
る様に前記半導体基板上に絶縁膜を選択的に形成する工
程と、 露出した前記領域を自己整合的に金属間化合物化させる
工程と、 金属間化合物化した前記領域に接続させる様に前記配線
層を形成する工程とを夫々具備する半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23835688A JPH0286135A (ja) | 1988-09-22 | 1988-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23835688A JPH0286135A (ja) | 1988-09-22 | 1988-09-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286135A true JPH0286135A (ja) | 1990-03-27 |
Family
ID=17028975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23835688A Pending JPH0286135A (ja) | 1988-09-22 | 1988-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286135A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5587338A (en) * | 1995-04-27 | 1996-12-24 | Vanguard International Semiconductor Corporation | Polysilicon contact stud process |
| US6718604B1 (en) | 1999-06-22 | 2004-04-13 | Murata Manufacturing Co., Ltd. | Mounting method for electronic device elements |
-
1988
- 1988-09-22 JP JP23835688A patent/JPH0286135A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5587338A (en) * | 1995-04-27 | 1996-12-24 | Vanguard International Semiconductor Corporation | Polysilicon contact stud process |
| US6718604B1 (en) | 1999-06-22 | 2004-04-13 | Murata Manufacturing Co., Ltd. | Mounting method for electronic device elements |
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