JP2959420B2 - 位相比較回路 - Google Patents
位相比較回路Info
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- JP2959420B2 JP2959420B2 JP6298111A JP29811194A JP2959420B2 JP 2959420 B2 JP2959420 B2 JP 2959420B2 JP 6298111 A JP6298111 A JP 6298111A JP 29811194 A JP29811194 A JP 29811194A JP 2959420 B2 JP2959420 B2 JP 2959420B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【0001】
【産業上の利用分野】本発明は主としてPLL回路を必
要とする装置、例えばステレオやテレビ等の音響機器、
周波数シンセサイザ、および通信機器等、多分野の機器
で使用される2つのディジタル信号間の位相差を検出す
る位相比較回路に関する。
要とする装置、例えばステレオやテレビ等の音響機器、
周波数シンセサイザ、および通信機器等、多分野の機器
で使用される2つのディジタル信号間の位相差を検出す
る位相比較回路に関する。
【0002】
【従来の技術】図5は従来の位相比較回路の回路図であ
り、図6は図5の回路の各部分の動作を示すタイムチャ
ートである。
り、図6は図5の回路の各部分の動作を示すタイムチャ
ートである。
【0003】図5において、第1の入力端子21はアン
ド回路26の一方の入力とノット回路24の入力とに接
続されている。ノット回路24の出力は遅延回路25を
経てアンド回路26のもう一方の入力に接続されてい
る。アンド回路26の出力はDフリップフロップ27の
S入力(セット入力)に接続され、Dフリップフロップ
27のT入力には第2の入力端子22が接続されてい
る。またDフリップフロップ27のD入力は接地され、
Dフリップフロップ27のQ出力は出力端子23に接続
されている。
ド回路26の一方の入力とノット回路24の入力とに接
続されている。ノット回路24の出力は遅延回路25を
経てアンド回路26のもう一方の入力に接続されてい
る。アンド回路26の出力はDフリップフロップ27の
S入力(セット入力)に接続され、Dフリップフロップ
27のT入力には第2の入力端子22が接続されてい
る。またDフリップフロップ27のD入力は接地され、
Dフリップフロップ27のQ出力は出力端子23に接続
されている。
【0004】このような構成において、第1の入力端子
21に入力される第1の入力信号S21はノット回路2
4によって反転され、遅延回路25によって信号S23
に示すような遅延信号になった後、アンド回路26に入
力される。このときアンド回路26が出力する信号S2
4は図6に示すように第1の入力信号S21の立上がり
に同期して発生する細いパルス状の信号になり、このパ
ルス状の信号S24がDフリップフロップ27のS入力
に入力されることで、Dフリップフロップ27のQ出力
の信号S25が、入力信号S21の立上がりに同期して
ハイレベル(以下論理「1」と称す)となる。その後入
力端子22に入力される第2の入力信号S22が立上が
るとDフリップフロップ27は接地されたD入力の信号
をラッチし、Q出力の信号S25はロウレベル(以下論
理「0」と称す)となる。すなわち、出力端子23には
第1の入力信号S21の立上がりから第2の入力信号S
22の立上がりまで論理「1」になる位相差の信号が出
力される。このことにより位相比較が行なわれている。
21に入力される第1の入力信号S21はノット回路2
4によって反転され、遅延回路25によって信号S23
に示すような遅延信号になった後、アンド回路26に入
力される。このときアンド回路26が出力する信号S2
4は図6に示すように第1の入力信号S21の立上がり
に同期して発生する細いパルス状の信号になり、このパ
ルス状の信号S24がDフリップフロップ27のS入力
に入力されることで、Dフリップフロップ27のQ出力
の信号S25が、入力信号S21の立上がりに同期して
ハイレベル(以下論理「1」と称す)となる。その後入
力端子22に入力される第2の入力信号S22が立上が
るとDフリップフロップ27は接地されたD入力の信号
をラッチし、Q出力の信号S25はロウレベル(以下論
理「0」と称す)となる。すなわち、出力端子23には
第1の入力信号S21の立上がりから第2の入力信号S
22の立上がりまで論理「1」になる位相差の信号が出
力される。このことにより位相比較が行なわれている。
【0005】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の位相比較回路では、アンド回路の出力の信号
は、第1の入力信号の立上がりに同期した細いパルスに
なるが、そのパルス幅Wは主として遅延回路の遅延量で
決定される。このパルス幅Wが狭いほど比較可能な範囲
が広くなるが、Dフリップフロップを確実にセットでき
るだけの時間幅を有することが要求されるので無限に狭
くすることはできず、特に高い周波数の位相比較動作ほ
ど、比較可能な範囲が狭くなる問題があった。
うな従来の位相比較回路では、アンド回路の出力の信号
は、第1の入力信号の立上がりに同期した細いパルスに
なるが、そのパルス幅Wは主として遅延回路の遅延量で
決定される。このパルス幅Wが狭いほど比較可能な範囲
が広くなるが、Dフリップフロップを確実にセットでき
るだけの時間幅を有することが要求されるので無限に狭
くすることはできず、特に高い周波数の位相比較動作ほ
ど、比較可能な範囲が狭くなる問題があった。
【0006】また、この細いパルスの論理「1」の期間
内に第2の入力信号が立上がった場合、Dフリップフロ
ップは第2の入力信号の立上がりで論理「0」を出力す
ることができず、結果として位相比較回路の出力信号は
論理「1」で固定となってしまい、適切な位相比較結果
を出力できなくなって(図6参照)動作不能となる問題
があった。
内に第2の入力信号が立上がった場合、Dフリップフロ
ップは第2の入力信号の立上がりで論理「0」を出力す
ることができず、結果として位相比較回路の出力信号は
論理「1」で固定となってしまい、適切な位相比較結果
を出力できなくなって(図6参照)動作不能となる問題
があった。
【0007】さらに、遅延回路は単なる遅延線や抵抗と
コンデンサによる積分回路などで構成されているが、こ
れらはアナログ素子であってディジタルLSIに組み込
むことが難しい。また、ゲート回路を何段か連続して接
続することで遅延回路を構成する手段もあるが、LSI
内部のゲートの遅延時間は短く、かつバラツキが大きい
ため、適切な遅延時間を得ることができない。したがっ
て、従来の位相比較回路はディジタルLSIに組み込む
ことが困難であるという問題を有していた。
コンデンサによる積分回路などで構成されているが、こ
れらはアナログ素子であってディジタルLSIに組み込
むことが難しい。また、ゲート回路を何段か連続して接
続することで遅延回路を構成する手段もあるが、LSI
内部のゲートの遅延時間は短く、かつバラツキが大きい
ため、適切な遅延時間を得ることができない。したがっ
て、従来の位相比較回路はディジタルLSIに組み込む
ことが困難であるという問題を有していた。
【0008】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、ディジ
タルLSIに組み込むことが容易で、位相比較可能な範
囲が広く、高い周波数まで動作可能な位相比較回路を得
ることを目的としている。
る問題点を解決するためになされたものであり、ディジ
タルLSIに組み込むことが容易で、位相比較可能な範
囲が広く、高い周波数まで動作可能な位相比較回路を得
ることを目的としている。
【0009】
【課題を解決するための手段】上記目的を達成するため
本発明の位相比較回路は、第1の入力信号に対する第2
の入力信号の遅れ位相差を出力する位相比較回路におい
て、前記第1の入力信号の立上り毎に出力を反転させる
分周回路と、前記分周回路の非反転出力信号でセットさ
れ、かつロウレベルに設定された入力データを前記第2
の入力信号の立上りで出力する第1のラッチ回路と、前
記分周回路の反転出力信号でセットされ、かつロウレベ
ルに設定された入力データを前記第2の入力信号の立上
りで出力する第2のラッチ回路と、前記第1のラッチ回
路の出力と前記第2のラッチ回路の出力との論理積を出
力する論理積回路とを有することを特徴とする。
本発明の位相比較回路は、第1の入力信号に対する第2
の入力信号の遅れ位相差を出力する位相比較回路におい
て、前記第1の入力信号の立上り毎に出力を反転させる
分周回路と、前記分周回路の非反転出力信号でセットさ
れ、かつロウレベルに設定された入力データを前記第2
の入力信号の立上りで出力する第1のラッチ回路と、前
記分周回路の反転出力信号でセットされ、かつロウレベ
ルに設定された入力データを前記第2の入力信号の立上
りで出力する第2のラッチ回路と、前記第1のラッチ回
路の出力と前記第2のラッチ回路の出力との論理積を出
力する論理積回路とを有することを特徴とする。
【0010】また、第1の入力信号に対する第2の入力
信号の遅れ位相差を出力する位相比較回路において、前
記第1の入力信号の立上り毎に出力を反転させる分周回
路と、前記分周回路の非反転出力信号でリセットされ、
かつハイレベルに設定された入力データを前記第2の入
力信号の立上りで出力する第1のラッチ回路と、前記分
周回路の反転出力信号でリセットされ、かつハイレベル
に設定された入力データを前記第2の入力信号の立上り
で出力する第2のラッチ回路と、前記第1のラッチ回路
の出力と前記第2のラッチ回路の出力との論理積を出力
する論理積回路とを有することを特徴とする。
信号の遅れ位相差を出力する位相比較回路において、前
記第1の入力信号の立上り毎に出力を反転させる分周回
路と、前記分周回路の非反転出力信号でリセットされ、
かつハイレベルに設定された入力データを前記第2の入
力信号の立上りで出力する第1のラッチ回路と、前記分
周回路の反転出力信号でリセットされ、かつハイレベル
に設定された入力データを前記第2の入力信号の立上り
で出力する第2のラッチ回路と、前記第1のラッチ回路
の出力と前記第2のラッチ回路の出力との論理積を出力
する論理積回路とを有することを特徴とする。
【0011】なお、このとき分周回路、第1のラッチ回
路、および第2のラッチ回路はフリップフロップによっ
て構成されていてもよい。
路、および第2のラッチ回路はフリップフロップによっ
て構成されていてもよい。
【0012】
【作用】上記のように構成された位相比較回路は、分周
回路によって第1の入力信号の立上り毎に出力信号を反
転させることで、第1の入力信号の1周期毎に反転する
パルスが生成される。そしてその非反転出力と反転出力
とによって、第1のラッチ回路と第2のラッチ回路とを
交互にセットまたはリセットする。このときセットまた
はリセットされた第1のラッチ回路または第2のラッチ
回路のいずれか一方は、第1の入力信号の立上りに同期
した信号が出力される。またセットまたはリセットが解
除された他方のラッチ回路は、第2の入力信号の立上り
に同期した信号が出力される。これら第1のラッチ回路
の出力信号と第2のラッチ回路の出力信号との論理積を
とることで、第1の入力信号の立上りから第2の入力信
号の立ち上がりまでの位相差に対応したパルスが得ら
れ、このことにより安定した位相比較動作が行われる。
回路によって第1の入力信号の立上り毎に出力信号を反
転させることで、第1の入力信号の1周期毎に反転する
パルスが生成される。そしてその非反転出力と反転出力
とによって、第1のラッチ回路と第2のラッチ回路とを
交互にセットまたはリセットする。このときセットまた
はリセットされた第1のラッチ回路または第2のラッチ
回路のいずれか一方は、第1の入力信号の立上りに同期
した信号が出力される。またセットまたはリセットが解
除された他方のラッチ回路は、第2の入力信号の立上り
に同期した信号が出力される。これら第1のラッチ回路
の出力信号と第2のラッチ回路の出力信号との論理積を
とることで、第1の入力信号の立上りから第2の入力信
号の立ち上がりまでの位相差に対応したパルスが得ら
れ、このことにより安定した位相比較動作が行われる。
【0013】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0014】(第1実施例)図1は本発明の位相比較回
路の第1実施例の回路図である。図2は図1の回路の各
部分の動作を示すタイムチャートである。
路の第1実施例の回路図である。図2は図1の回路の各
部分の動作を示すタイムチャートである。
【0015】図1において、第1の入力信号S1が入力
される第1の入力端子1はフリップフロップからなる分
周回路4のT入力に接続されている。分周回路4のQ出
力はフリップフロップからなる第1のラッチ回路5のS
入力(セット入力)に接続され、分周回路4のQ出力の
反転出力であるQINV 出力は分周回路4のD入力と、フ
リップフロップからなる第2のラッチ回路6のS入力と
に接続されている。また、第2の入力信号S2が入力さ
れる第2の入力端子2は、第1のラッチ回路5のT入力
と、第2のラッチ回路6のT入力とにそれぞれ接続され
ている。第1のラッチ回路5のQ出力と、第2のラッチ
回路6のQ出力とは、それぞれ論理積回路7の入力と接
続され、論理積回路7の出力は出力端子3と接続されて
いる。
される第1の入力端子1はフリップフロップからなる分
周回路4のT入力に接続されている。分周回路4のQ出
力はフリップフロップからなる第1のラッチ回路5のS
入力(セット入力)に接続され、分周回路4のQ出力の
反転出力であるQINV 出力は分周回路4のD入力と、フ
リップフロップからなる第2のラッチ回路6のS入力と
に接続されている。また、第2の入力信号S2が入力さ
れる第2の入力端子2は、第1のラッチ回路5のT入力
と、第2のラッチ回路6のT入力とにそれぞれ接続され
ている。第1のラッチ回路5のQ出力と、第2のラッチ
回路6のQ出力とは、それぞれ論理積回路7の入力と接
続され、論理積回路7の出力は出力端子3と接続されて
いる。
【0016】このような構成において、第1の入力端子
1に入力された第1の入力信号S1は分周回路4によっ
て1/2分周され、第1の入力信号S1の1周期毎に反
転する信号となる。これら分周回路4のQ出力の信号S
3およびQ出力の反転出力であるQINV 出力の信号S4
により第1のラッチ回路5と第2のラッチ回路6とが交
互にセットされる。
1に入力された第1の入力信号S1は分周回路4によっ
て1/2分周され、第1の入力信号S1の1周期毎に反
転する信号となる。これら分周回路4のQ出力の信号S
3およびQ出力の反転出力であるQINV 出力の信号S4
により第1のラッチ回路5と第2のラッチ回路6とが交
互にセットされる。
【0017】ここで、例えばセットが解除されている第
1のラッチ回路5のQ出力である信号S5は、第2の入
力信号S2の次の立上がり時間まで以前の論理を維持し
て論理「1」を出力している。この間、第2のラッチ回
路6のQ出力である信号S6はセットされた状態で論理
「1」に固定されている。このとき第1のラッチ回路5
のQ出力と第2のラッチ回路6のQ出力との論理積をと
る論理積回路7の出力の信号S7は、第1の入力信号S
1の立上りに同期して論理「1」を出力している。その
後、第2の入力信号S2が立ち上がると、第1のラッチ
回路5のQ出力の信号S5は論理「0」を出力する。こ
のとき論理積回路7の出力の信号S7は、第2の入力信
号S2の立上がりに同期して論理「0」を出力する。
1のラッチ回路5のQ出力である信号S5は、第2の入
力信号S2の次の立上がり時間まで以前の論理を維持し
て論理「1」を出力している。この間、第2のラッチ回
路6のQ出力である信号S6はセットされた状態で論理
「1」に固定されている。このとき第1のラッチ回路5
のQ出力と第2のラッチ回路6のQ出力との論理積をと
る論理積回路7の出力の信号S7は、第1の入力信号S
1の立上りに同期して論理「1」を出力している。その
後、第2の入力信号S2が立ち上がると、第1のラッチ
回路5のQ出力の信号S5は論理「0」を出力する。こ
のとき論理積回路7の出力の信号S7は、第2の入力信
号S2の立上がりに同期して論理「0」を出力する。
【0018】次に、第1の入力信号S1の立上がりで分
周回路4の出力がそれぞれ反転すると、論理「0」を出
力していた第1のラッチ回路5はセットされてQ出力が
論理「1」となる。また第2のラッチ回路6はセットが
解除されるが、第2の入力信号S2が立上がるまで以前
の論理を維持して論理「1」を出力している。このとき
論理積回路7の出力の信号S7は第1の入力信号S1の
立上りに同期して論理「1」を出力する。そして第2の
入力信号S2が立ち上がると第2のラッチ回路6のQ出
力の信号S6が論理「0」を出力するため、論理積回路
7の出力の信号S7は第2の入力信号S2の立上がりに
同期して論理「0」を出力する。
周回路4の出力がそれぞれ反転すると、論理「0」を出
力していた第1のラッチ回路5はセットされてQ出力が
論理「1」となる。また第2のラッチ回路6はセットが
解除されるが、第2の入力信号S2が立上がるまで以前
の論理を維持して論理「1」を出力している。このとき
論理積回路7の出力の信号S7は第1の入力信号S1の
立上りに同期して論理「1」を出力する。そして第2の
入力信号S2が立ち上がると第2のラッチ回路6のQ出
力の信号S6が論理「0」を出力するため、論理積回路
7の出力の信号S7は第2の入力信号S2の立上がりに
同期して論理「0」を出力する。
【0019】以後、上述した動作を繰り返すので、第1
の入力信号S1の立上がりで論理「1」を出力し、第2
の入力信号S2の立上がりで論理「0」を出力する出力
信号S7が得られる。このことにより、2つの入力信号
の位相差に応じたパルスが出力されるため、従来例と同
様に位相比較を行なうことができる。
の入力信号S1の立上がりで論理「1」を出力し、第2
の入力信号S2の立上がりで論理「0」を出力する出力
信号S7が得られる。このことにより、2つの入力信号
の位相差に応じたパルスが出力されるため、従来例と同
様に位相比較を行なうことができる。
【0020】なお、第1のラッチ回路5の反転出力であ
るQINV 出力と、第2のラッチ回路6の反転出力である
QINV 出力との論理積をとる場合、論理積回路7を否定
入力にしてもよく、論理積回路7を否定出力論理和(N
OR)に置き換えても同様に動作する。
るQINV 出力と、第2のラッチ回路6の反転出力である
QINV 出力との論理積をとる場合、論理積回路7を否定
入力にしてもよく、論理積回路7を否定出力論理和(N
OR)に置き換えても同様に動作する。
【0021】(第2実施例)図3は本発明の位相比較回
路の第2実施例の回路図である。図4は図3の回路の各
部分の動作を示すタイムチャートである。
路の第2実施例の回路図である。図4は図3の回路の各
部分の動作を示すタイムチャートである。
【0022】本実施例では、分周回路14のQ出力を第
1のラッチ回路15のR入力(リセット入力)に、また
分周回路14の反転出力であるQINV 出力を第2のラッ
チ回路16のR入力にそれぞれ接続している。そして第
1のラッチ回路15のD入力と第2のラッチ回路16の
D入力とはそれぞれ論理「1」となるように電圧Vcc
が印加され、第1のラッチ回路15の反転出力であるQ
INV 出力と第2のラッチ回路16の反転出力であるQ
INV 出力とをそれぞれ論理積回路17の入力に接続して
いる。その他の構成は第1実施例と同様であるのでその
説明は省略する。
1のラッチ回路15のR入力(リセット入力)に、また
分周回路14の反転出力であるQINV 出力を第2のラッ
チ回路16のR入力にそれぞれ接続している。そして第
1のラッチ回路15のD入力と第2のラッチ回路16の
D入力とはそれぞれ論理「1」となるように電圧Vcc
が印加され、第1のラッチ回路15の反転出力であるQ
INV 出力と第2のラッチ回路16の反転出力であるQ
INV 出力とをそれぞれ論理積回路17の入力に接続して
いる。その他の構成は第1実施例と同様であるのでその
説明は省略する。
【0023】このような構成においても、図4のタイム
チャートに示すように、第1の入力端子11に入力され
る第1の入力信号S11と第2の入力端子12に入力さ
れる第2の入力信号S12との位相差に応じたパルスを
出力端子13から出力信号S17として得ることがで
き、第1実施例と同様に位相比較を行うことができる。
チャートに示すように、第1の入力端子11に入力され
る第1の入力信号S11と第2の入力端子12に入力さ
れる第2の入力信号S12との位相差に応じたパルスを
出力端子13から出力信号S17として得ることがで
き、第1実施例と同様に位相比較を行うことができる。
【0024】なお、第1のラッチ回路15のQ出力と第
2のラッチ回路16のQ出力との論理積をとる場合、論
理積回路7を否定入力にしてもよく、論理積回路7を否
定出力論理和(NOR)に置き換えても同様に動作す
る。
2のラッチ回路16のQ出力との論理積をとる場合、論
理積回路7を否定入力にしてもよく、論理積回路7を否
定出力論理和(NOR)に置き換えても同様に動作す
る。
【0025】本発明は以上説明したように論理回路のみ
で構成されているので、ディジタルLSIに組み込むこ
とが容易である。また、従来例のような第1の入力端子
に入力される入力信号の立上りに同期して生成される細
いパルスを使用しないため、広い位相比較範囲を得るこ
とができ、より高い周波数の信号の位相比較が行なえ
る。
で構成されているので、ディジタルLSIに組み込むこ
とが容易である。また、従来例のような第1の入力端子
に入力される入力信号の立上りに同期して生成される細
いパルスを使用しないため、広い位相比較範囲を得るこ
とができ、より高い周波数の信号の位相比較が行なえ
る。
【0026】なお、上記各実施例では、Dフリップフロ
ップを用いた回路例で説明しているが、Dフリップフロ
ップに限らず例えばJ−Kフリップフロップを用いても
よく、また、分周回路、第1のラッチ回路および第2の
ラッチ回路はフリップフロップで構成しているが、フリ
ップフロップである必要はなく、分周回路はカウンター
ICなどで、また第1のラッチ回路および第2のラッチ
回路はラッチICなどで構成してもよく、要旨を逸脱し
ない範囲で変形して実施可能なことはもちろんである。
ップを用いた回路例で説明しているが、Dフリップフロ
ップに限らず例えばJ−Kフリップフロップを用いても
よく、また、分周回路、第1のラッチ回路および第2の
ラッチ回路はフリップフロップで構成しているが、フリ
ップフロップである必要はなく、分周回路はカウンター
ICなどで、また第1のラッチ回路および第2のラッチ
回路はラッチICなどで構成してもよく、要旨を逸脱し
ない範囲で変形して実施可能なことはもちろんである。
【0027】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載する効果を奏する。
ているので、以下に記載する効果を奏する。
【0028】分周回路の非反転出力と反転出力とで、第
1のラッチ回路と第2のラッチ回路とをそれぞれ交互に
セットまたはリセットすることで、セットまたはリセッ
トされた第1のラッチ回路あるいは第2のラッチ回路い
ずれか一方には、第1の入力信号の立上りに同期して立
上がる信号が出力され、セットあるいはリセットが解除
されたもう一方は、第2の入力信号の立上りに同期して
立上がる信号が出力される。そしてそれらの信号の論理
積をとることで第1の入力信号と第2の入力信号との位
相差に応じたパルスが得られるため、安定した位相比較
動作が実現できる。また論理回路のみで位相比較回路を
構成することができるため、ディジタルLSIに組み込
むことが容易である。さらに第1の入力信号の立上りに
同期させて生成する細いパルスが不要なため、広い位相
比較範囲を得ることができ、より高い周波数信号の位相
比較が可能になる。
1のラッチ回路と第2のラッチ回路とをそれぞれ交互に
セットまたはリセットすることで、セットまたはリセッ
トされた第1のラッチ回路あるいは第2のラッチ回路い
ずれか一方には、第1の入力信号の立上りに同期して立
上がる信号が出力され、セットあるいはリセットが解除
されたもう一方は、第2の入力信号の立上りに同期して
立上がる信号が出力される。そしてそれらの信号の論理
積をとることで第1の入力信号と第2の入力信号との位
相差に応じたパルスが得られるため、安定した位相比較
動作が実現できる。また論理回路のみで位相比較回路を
構成することができるため、ディジタルLSIに組み込
むことが容易である。さらに第1の入力信号の立上りに
同期させて生成する細いパルスが不要なため、広い位相
比較範囲を得ることができ、より高い周波数信号の位相
比較が可能になる。
【図1】本発明の位相比較回路の第1実施例の回路図で
ある。
ある。
【図2】図1の回路の各部分の動作を示すタイムチャー
トである。
トである。
【図3】本発明の位相比較回路の第2実施例の回路図で
ある。
ある。
【図4】図3の回路の各部分の動作を示すタイムチャー
トである。
トである。
【図5】従来の位相比較回路の回路図である。
【図6】図5の回路の各部分の動作を示すタイムチャー
トである。
トである。
1、11 第1の入力端子 2、12 第2の入力端子 3、13 出力端子 4、14 分周回路 5、15 第1のラッチ回路 6、16 第2のラッチ回路 7、17 論理積回路
Claims (3)
- 【請求項1】 第1の入力信号に対する第2の入力信号
の遅れ位相差を出力する位相比較回路において、 前記第1の入力信号の立上り毎に出力を反転させる分周
回路と、 前記分周回路の非反転出力信号でセットされ、かつロウ
レベルに設定された入力データを前記第2の入力信号の
立上りで出力する第1のラッチ回路と、 前記分周回路の反転出力信号でセットされ、かつロウレ
ベルに設定された入力データを前記第2の入力信号の立
上りで出力する第2のラッチ回路と、 前記第1のラッチ回路の出力と前記第2のラッチ回路の
出力との論理積を出力する論理積回路とを有することを
特徴とする位相比較回路。 - 【請求項2】 第1の入力信号に対する第2の入力信号
の遅れ位相差を出力する位相比較回路において、 前記第1の入力信号の立上り毎に出力を反転させる分周
回路と、 前記分周回路の非反転出力信号でリセットされ、かつハ
イレベルに設定された入力データを前記第2の入力信号
の立上りで出力する第1のラッチ回路と、 前記分周回路の反転出力信号でリセットされ、かつハイ
レベルに設定された入力データを前記第2の入力信号の
立上りで出力する第2のラッチ回路と、 前記第1のラッチ回路の出力と前記第2のラッチ回路の
出力との論理積を出力する論理積回路とを有することを
特徴とする位相比較回路。 - 【請求項3】 請求項1または2に記載の位相比較回路
において、 分周回路、第1のラッチ回路、および第2のラッチ回路
は、フリップフロップによって構成されていることを特
徴する位相比較回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6298111A JP2959420B2 (ja) | 1994-12-01 | 1994-12-01 | 位相比較回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6298111A JP2959420B2 (ja) | 1994-12-01 | 1994-12-01 | 位相比較回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08162926A JPH08162926A (ja) | 1996-06-21 |
JP2959420B2 true JP2959420B2 (ja) | 1999-10-06 |
Family
ID=17855312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6298111A Expired - Lifetime JP2959420B2 (ja) | 1994-12-01 | 1994-12-01 | 位相比較回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2959420B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55127441U (ja) * | 1979-02-28 | 1980-09-09 |
-
1994
- 1994-12-01 JP JP6298111A patent/JP2959420B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08162926A (ja) | 1996-06-21 |
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