JPH04215152A - メモリライトプロテクト制御装置 - Google Patents
メモリライトプロテクト制御装置Info
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- JPH04215152A JPH04215152A JP2409892A JP40989290A JPH04215152A JP H04215152 A JPH04215152 A JP H04215152A JP 2409892 A JP2409892 A JP 2409892A JP 40989290 A JP40989290 A JP 40989290A JP H04215152 A JPH04215152 A JP H04215152A
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- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリライトプロテク
ト制御装置に係り、詳細にはメモリライトプロテクト機
能付のメモリ制御回路を有する電子機器全般に関する。
ト制御装置に係り、詳細にはメモリライトプロテクト機
能付のメモリ制御回路を有する電子機器全般に関する。
【０００２】
【従来の技術】ライトプロテクト付メモリ制御回路は、
ＲＡＭの周辺回路を構成する読出し／書込み制御回路に
メモリチップセレクト信号ＣＳ、ライトイネーブル信号
ＷＥ、メモリアウトプット信号ＯＥを供給してＲＡＭの
読出し／書込み動作を制御する回路である。
ＲＡＭの周辺回路を構成する読出し／書込み制御回路に
メモリチップセレクト信号ＣＳ、ライトイネーブル信号
ＷＥ、メモリアウトプット信号ＯＥを供給してＲＡＭの
読出し／書込み動作を制御する回路である。
【０００３】従来のこの種のメモリライトプロテクト設
定・解除方法を行なうメモリライトプロテクト制御回路
としては、例えば図６に示すようなものがある。図６に
おいて、フリップフロップ回路１１はメモリライトプロ
テクト状態を設定・解除するためのもので、フリップフ
ロップ回路１１にメモリライトプロテクト設定信号ＷＰ
ＳＥＴが入力されるとライトプロテクト状態になり、メ
モリライトプロテクト解除信号ＷＰＲＥＳが入力される
とライトプロテクト解除状態になる。このフリップフロ
ップ回路１１の出力はライトプロテクト付メモリ制御回
路１２にライトプロテクト状態を示すライトプロテクト
信号ＷＰとして入力され、ライトプロテクト付メモリ制
御回路１２はこの信号を基にしてメモリライト時にライ
ト動作を行なうか否かの決定を行なう。
定・解除方法を行なうメモリライトプロテクト制御回路
としては、例えば図６に示すようなものがある。図６に
おいて、フリップフロップ回路１１はメモリライトプロ
テクト状態を設定・解除するためのもので、フリップフ
ロップ回路１１にメモリライトプロテクト設定信号ＷＰ
ＳＥＴが入力されるとライトプロテクト状態になり、メ
モリライトプロテクト解除信号ＷＰＲＥＳが入力される
とライトプロテクト解除状態になる。このフリップフロ
ップ回路１１の出力はライトプロテクト付メモリ制御回
路１２にライトプロテクト状態を示すライトプロテクト
信号ＷＰとして入力され、ライトプロテクト付メモリ制
御回路１２はこの信号を基にしてメモリライト時にライ
ト動作を行なうか否かの決定を行なう。
【０００４】
【発明が解決しようとする課題】ところが、図６に示す
方法ではハード的構成は非常にシンプルであるが、これ
を制御するソフトは複雑になってしまうという問題点が
ある。すなわち、ソフト処理においては割込み制御を多
用しており、それぞれの割込み処理ルーチンはいつどこ
のレベルで発生するか不明であり、現在の状態がライト
プロテクト状態なのかそうでないのかは不明である。そ
こでメモリに現在の状態を示すフラグを設け、そのフラ
グの状態に応じてライトプロテクトを設定したり解除し
たりするようにしているが、このフラグをどのように構
成するかというのも実際には難しい問題である。すなわ
ち、現在自分のルーチンがどこのレベルのルーチンとし
て動いているのかという情報も必要になり、単にライト
プロテクトＯＮ／ＯＦＦフラグだけでは処理終了後に戻
ったルーチン内で異常を起こす可能性がある。
方法ではハード的構成は非常にシンプルであるが、これ
を制御するソフトは複雑になってしまうという問題点が
ある。すなわち、ソフト処理においては割込み制御を多
用しており、それぞれの割込み処理ルーチンはいつどこ
のレベルで発生するか不明であり、現在の状態がライト
プロテクト状態なのかそうでないのかは不明である。そ
こでメモリに現在の状態を示すフラグを設け、そのフラ
グの状態に応じてライトプロテクトを設定したり解除し
たりするようにしているが、このフラグをどのように構
成するかというのも実際には難しい問題である。すなわ
ち、現在自分のルーチンがどこのレベルのルーチンとし
て動いているのかという情報も必要になり、単にライト
プロテクトＯＮ／ＯＦＦフラグだけでは処理終了後に戻
ったルーチン内で異常を起こす可能性がある。
【０００５】このように、従来のメモリライトプロテク
ト制御回路はハードは非常にシンプルであるが、ソフト
処理が非常に複雑になるという欠点があった。してみれ
ば、現在のルーチンがどこのレベルの割込み処理ルーチ
ンとして動いていてもメモリライトプロテクト設定・解
除ができるようになれば、ソフト処理を非常に簡単にで
きるようになることは明らかである。
ト制御回路はハードは非常にシンプルであるが、ソフト
処理が非常に複雑になるという欠点があった。してみれ
ば、現在のルーチンがどこのレベルの割込み処理ルーチ
ンとして動いていてもメモリライトプロテクト設定・解
除ができるようになれば、ソフト処理を非常に簡単にで
きるようになることは明らかである。
【０００６】本発明の課題は、多重割込み発生時のメモ
リライトプロテクト設定・解除ソフト処理を簡単にでき
るようにすることである。
リライトプロテクト設定・解除ソフト処理を簡単にでき
るようにすることである。
【０００７】
【課題を解決するための手段】本発明の手段は次の通り
である。（１）カウンタ手段を、メモリの書込み禁止を
設定するメモリライトプロテクト設定信号によりカウン
トアップさせるとともに、ライトプロテクト解除信号に
よりカウントダウンさせ、カウンタ手段のカウント値が
所定値（例えば、０）になったときライトプロテクト状
態となるライトプロテクト信号を出力するカウンタ制御
手段。例えば、メモリの書込み禁止を設定するメモリラ
イトプロテクト設定信号とその解除信号を論理ＯＲして
入力クロック信号として出力するＯＲ回路と、前記メモ
リライトプロテクト設定信号によりカウンタ手段のカウ
ントアップ／カウントダウンを決定するフリップフロッ
プ回路と、カウンタ回路からの出力を論理ＡＮＤしてラ
イトプロテクト信号を出力するＡＮＤ回路とにより構成
される。（２）入力クロック信号に同期してカウントア
ップ又はカウントダウンするカウンタ手段。例えば、前
記フリップフロップ回路からの出力によりカウントアッ
プ又はカウントダウンが決定され、前記ＯＲ回路からの
入力クロック信号に同期してカウントアップ又はカウン
トダウンする所定ビット数のカウンタ回路である。 （３）ライトプロテクト信号を含む所定の入力信号に基
づいてメモリアクセスに必要なチップセレクト信号、ア
ウトプットイネーブル信号、ライトイネーブル信号を出
力するとともに、メモリライト時に前記ライトプロテク
ト信号がイネーブル状態であればライト動作を行わない
ように制御するメモリ制御手段。例えば、メモリの周辺
回路を構成する読出し／書込み制御回路にメモリアクセ
スに必要なチップセレクト信号、アウトプットイネーブ
ル信号、ライトイネーブル信号を供給するとともに、メ
モリライト時にライトプロテクト信号がイネーブル状態
であればライト動作を行わないように制御するライトプ
ロテクト付メモリ制御回路である。
である。（１）カウンタ手段を、メモリの書込み禁止を
設定するメモリライトプロテクト設定信号によりカウン
トアップさせるとともに、ライトプロテクト解除信号に
よりカウントダウンさせ、カウンタ手段のカウント値が
所定値（例えば、０）になったときライトプロテクト状
態となるライトプロテクト信号を出力するカウンタ制御
手段。例えば、メモリの書込み禁止を設定するメモリラ
イトプロテクト設定信号とその解除信号を論理ＯＲして
入力クロック信号として出力するＯＲ回路と、前記メモ
リライトプロテクト設定信号によりカウンタ手段のカウ
ントアップ／カウントダウンを決定するフリップフロッ
プ回路と、カウンタ回路からの出力を論理ＡＮＤしてラ
イトプロテクト信号を出力するＡＮＤ回路とにより構成
される。（２）入力クロック信号に同期してカウントア
ップ又はカウントダウンするカウンタ手段。例えば、前
記フリップフロップ回路からの出力によりカウントアッ
プ又はカウントダウンが決定され、前記ＯＲ回路からの
入力クロック信号に同期してカウントアップ又はカウン
トダウンする所定ビット数のカウンタ回路である。 （３）ライトプロテクト信号を含む所定の入力信号に基
づいてメモリアクセスに必要なチップセレクト信号、ア
ウトプットイネーブル信号、ライトイネーブル信号を出
力するとともに、メモリライト時に前記ライトプロテク
ト信号がイネーブル状態であればライト動作を行わない
ように制御するメモリ制御手段。例えば、メモリの周辺
回路を構成する読出し／書込み制御回路にメモリアクセ
スに必要なチップセレクト信号、アウトプットイネーブ
ル信号、ライトイネーブル信号を供給するとともに、メ
モリライト時にライトプロテクト信号がイネーブル状態
であればライト動作を行わないように制御するライトプ
ロテクト付メモリ制御回路である。
【０００８】
【作用】本発明の手段の作用は次の通りである。カウン
タ手段はカウンタ制御手段によってライトプロテクト設
定信号によりカウントアップ、ライトプロテクト解除信
号によりカウントダウンし、カウント値が所定値（例え
ば、０）になったときライトプロテクト状態になるライ
トプロテクト信号をメモリ制御手段に出力するように制
御される。メモリ制御手段はメモリライト時に前記ライ
トプロテクト信号がイネーブル状態であればライト動作
を行わないように制御する。従って、多重割込み発生時
のメモリライトプロテクト設定・解除ソフト処理が簡単
にできるようになる。
タ手段はカウンタ制御手段によってライトプロテクト設
定信号によりカウントアップ、ライトプロテクト解除信
号によりカウントダウンし、カウント値が所定値（例え
ば、０）になったときライトプロテクト状態になるライ
トプロテクト信号をメモリ制御手段に出力するように制
御される。メモリ制御手段はメモリライト時に前記ライ
トプロテクト信号がイネーブル状態であればライト動作
を行わないように制御する。従って、多重割込み発生時
のメモリライトプロテクト設定・解除ソフト処理が簡単
にできるようになる。
【０００９】
【実施例】以下、図１〜図５を参照して実施例を説明す
る。
る。
【００１０】図１〜図５はメモリライトプロテクト制御
装置の一実施例を示す図である。
装置の一実施例を示す図である。
【００１１】先ず、構成を説明する。図１はメモリライ
トプロテクト制御回路の全体構成図である。この図にお
いて、１はメモリライトプロテクト設定・解除を行なう
メモリライトプロテクト制御回路であり、メモリライト
プロテクト制御回路１は、ライトプロテクト設定信号Ｗ
ＰＳＥＴ及びその解除信号ＷＰＲＥＳが入力されＮＯＲ
出力を後述する８ビットアップ／ダウンカウンタ４のク
ロック端子ＣＣＫに出力する２入力負論理ＯＲ回路２と
、ライトプロテクト設定信号ＷＰＳＥＴがデータとして
入力され８ビットアップ／ダウンカウンタ４のアップ／
ダウン動作を決定するプリセット機能付フリップフロッ
プ回路３と、クロック信号ＣＣＫに同期してカウントア
ップ又はカウントダウン動作をする８ビットアップ／ダ
ウンカウンタ４と、この８ビットアップ／ダウンカウン
タ４からの出力信号を論理ＡＮＤし出力信号が全て０の
ときライトプロテクト状態を示すライトプロテクト信号
（ＷＰ）を出力する８入力負論理ＡＮＤ回路５と、メモ
リリクエスト信号ＭＲＥＱ、リードライト表示信号Ｒ／
Ｗ、その他必要な信号が入力され、メモリアクセスに必
要なチップセレクトＣＳ、アウトプットイネーブル信号
ＯＥ、ライトイネーブル信号ＷＥを出力するライトプロ
テクト機能付きメモリ制御回路とにより構成されている
。
トプロテクト制御回路の全体構成図である。この図にお
いて、１はメモリライトプロテクト設定・解除を行なう
メモリライトプロテクト制御回路であり、メモリライト
プロテクト制御回路１は、ライトプロテクト設定信号Ｗ
ＰＳＥＴ及びその解除信号ＷＰＲＥＳが入力されＮＯＲ
出力を後述する８ビットアップ／ダウンカウンタ４のク
ロック端子ＣＣＫに出力する２入力負論理ＯＲ回路２と
、ライトプロテクト設定信号ＷＰＳＥＴがデータとして
入力され８ビットアップ／ダウンカウンタ４のアップ／
ダウン動作を決定するプリセット機能付フリップフロッ
プ回路３と、クロック信号ＣＣＫに同期してカウントア
ップ又はカウントダウン動作をする８ビットアップ／ダ
ウンカウンタ４と、この８ビットアップ／ダウンカウン
タ４からの出力信号を論理ＡＮＤし出力信号が全て０の
ときライトプロテクト状態を示すライトプロテクト信号
（ＷＰ）を出力する８入力負論理ＡＮＤ回路５と、メモ
リリクエスト信号ＭＲＥＱ、リードライト表示信号Ｒ／
Ｗ、その他必要な信号が入力され、メモリアクセスに必
要なチップセレクトＣＳ、アウトプットイネーブル信号
ＯＥ、ライトイネーブル信号ＷＥを出力するライトプロ
テクト機能付きメモリ制御回路とにより構成されている
。
【００１２】２入力負論理ＯＲ回路２は、ライトプロテ
クト設定信号ＷＰＳＥＴ、その解除信号ＷＰＲＥＳを負
論理ＯＲして、その出力（ＣＣＫ）を８ビットアップ／
ダウンカウンタ４のクロックとする回路である。
クト設定信号ＷＰＳＥＴ、その解除信号ＷＰＲＥＳを負
論理ＯＲして、その出力（ＣＣＫ）を８ビットアップ／
ダウンカウンタ４のクロックとする回路である。
【００１３】フリップフロップ回路３は、プリセット機
能付でリセット時には出力信号Ｕ／Ｄ＝“Ｈ”となるも
ので、このフリップフロップ回路は８ビットアップ／ダ
ウンカウンタ４のアップ／ダウンを決定するための回路
であり、ライトプロテクト設定信号ＷＰＳＥＴがイネー
ブルの時、外部入力クロック信号ＣＬＫに同期して“Ｌ
”レベル、すなわち、ダウンカウントをカウンタ４に指
示する。また、ライトプロテクト解除信号ＷＰＲＥＴが
イネーブルの時は“Ｈ”レベルを保持したままなので、
アップカウントをカウンタ４に指示することになる。
能付でリセット時には出力信号Ｕ／Ｄ＝“Ｈ”となるも
ので、このフリップフロップ回路は８ビットアップ／ダ
ウンカウンタ４のアップ／ダウンを決定するための回路
であり、ライトプロテクト設定信号ＷＰＳＥＴがイネー
ブルの時、外部入力クロック信号ＣＬＫに同期して“Ｌ
”レベル、すなわち、ダウンカウントをカウンタ４に指
示する。また、ライトプロテクト解除信号ＷＰＲＥＴが
イネーブルの時は“Ｈ”レベルを保持したままなので、
アップカウントをカウンタ４に指示することになる。
【００１４】８ビットアップ／ダウンカウンタ４は、前
記フリップフロップ回路３の出力に従って、前記２入力
負論理ＯＲ回路２からのクロック信号ＣＣＫに同期して
カウントアツプ又はカウントダウン動作を行なう。リセ
ット時にはこのカウンタの値は“０”クリアされる。な
お、本実施例ではアップ／ダウン可能なカウンタとして
８ビットカウンタを用いたが、かかるビット数に限定さ
れないことは勿論である。
記フリップフロップ回路３の出力に従って、前記２入力
負論理ＯＲ回路２からのクロック信号ＣＣＫに同期して
カウントアツプ又はカウントダウン動作を行なう。リセ
ット時にはこのカウンタの値は“０”クリアされる。な
お、本実施例ではアップ／ダウン可能なカウンタとして
８ビットカウンタを用いたが、かかるビット数に限定さ
れないことは勿論である。
【００１５】８入力負論理ＡＮＤ回路５は、前記８ビッ
トアップ／ダウンカウンタ４の８ビット出力が全て“０
”かどうかを判定するための回路であり、全て“０”の
時ライトプロテクト状態を示すライトプロテクト信号Ｗ
Ｐがイネーブルになる。
トアップ／ダウンカウンタ４の８ビット出力が全て“０
”かどうかを判定するための回路であり、全て“０”の
時ライトプロテクト状態を示すライトプロテクト信号Ｗ
Ｐがイネーブルになる。
【００１６】ライトプロテクト機能付メモリ制御回路６
は、メモリリクエスト信号ＭＲＥＱリード／ライト表示
信号Ｒ／Ｗ及びその他必要な信号から、メモリチップセ
レクト信号ＣＳ、メモリアウトプット信号ＯＥ、メモリ
ライト信号ＷＥを出力する回路である。また、このメモ
リ制御回路６は、前記８入力負論理ＡＮＤ回路５から出
力されるＷＰ信号により、メモリライト時にライト動作
を行なうかどうか、すなわち、メモリライト時にライト
プロテクト信号ＷＰがイネーブル状態であれば、ライト
動作を行なわないという機能を有している。
は、メモリリクエスト信号ＭＲＥＱリード／ライト表示
信号Ｒ／Ｗ及びその他必要な信号から、メモリチップセ
レクト信号ＣＳ、メモリアウトプット信号ＯＥ、メモリ
ライト信号ＷＥを出力する回路である。また、このメモ
リ制御回路６は、前記８入力負論理ＡＮＤ回路５から出
力されるＷＰ信号により、メモリライト時にライト動作
を行なうかどうか、すなわち、メモリライト時にライト
プロテクト信号ＷＰがイネーブル状態であれば、ライト
動作を行なわないという機能を有している。
【００１７】上記２入力負論理ＯＲ回路２、フリップフ
ロップ回路３及び８入力負論理ＡＮＤ回路５は全体とし
て８ビットアップ／ダウンカウンタ４を制御するカウン
タ制御回路（カウンタ制御手段）７を構成している。
ロップ回路３及び８入力負論理ＡＮＤ回路５は全体とし
て８ビットアップ／ダウンカウンタ４を制御するカウン
タ制御回路（カウンタ制御手段）７を構成している。
【００１８】次に、本実施例の動作を説明する。
【００１９】図２は現在動いている基本ルーチンがプロ
テクト状態であり、このルーチンから３重の多重インタ
ラプトルーチン（インタラプト１処理ルーチン、インタ
ラプト２処理ルーチン、インタラプト３処理ルーチン）
が動作した場合の処理フローを示している。
テクト状態であり、このルーチンから３重の多重インタ
ラプトルーチン（インタラプト１処理ルーチン、インタ
ラプト２処理ルーチン、インタラプト３処理ルーチン）
が動作した場合の処理フローを示している。
【００２０】図２に示すように各ルーチンは現在どの多
重レベルなのかを意識することなく無条件にルーチンの
先頭でプロテクト解除命令、ルーチンの出力でプロテク
ト設定命令を発行するだけでよい。
重レベルなのかを意識することなく無条件にルーチンの
先頭でプロテクト解除命令、ルーチンの出力でプロテク
ト設定命令を発行するだけでよい。
【００２１】図３は図２の動作に合わせたプロテクト状
態からのタイミングチャートである。
態からのタイミングチャートである。
【００２２】図３に示すように、各ルーチンの先頭で発
行されているプロテクト解除命令により、８ビットアッ
プ／ダウンカウンタ４の値がインクリメントされ、その
値は“０”でないのでプロテクト状態を示すライトプロ
テクト信号ＷＰはディスイネーブル状態、すなわちプロ
テクト解除状態になっている。インタラプトルーチン３
の終了時にプロテクト設定命令が発行されると、アップ
／ダウンカウンタ４の値はデクリメントされるが“０”
ではないのでプロテクト設定は行なわれない。インタラ
プトルーチン３の戻りルーチンであるインタラプトルー
チン２ではプロテクト解除状態で処理を行なっていたの
で、逆にプロテクト設定状態になると問題になっていた
が、本実施例ではインタラプトルーチン２は途中でイン
タラプトルーチン３が動作したことを全く意識する必要
はない。インタラプトルーチン２がインタラプトルーチ
ン１に戻る時も同様である。インタラプトルーチン１が
元の基本ルーチンに戻る時にはカウンタの値が初めて“
０”になるためプロテクト設定命令により初めてプロテ
クト状態になる。基本ルーチンは元もとプロテクト状態
で動作していたため、プロテクト状態になる。
行されているプロテクト解除命令により、８ビットアッ
プ／ダウンカウンタ４の値がインクリメントされ、その
値は“０”でないのでプロテクト状態を示すライトプロ
テクト信号ＷＰはディスイネーブル状態、すなわちプロ
テクト解除状態になっている。インタラプトルーチン３
の終了時にプロテクト設定命令が発行されると、アップ
／ダウンカウンタ４の値はデクリメントされるが“０”
ではないのでプロテクト設定は行なわれない。インタラ
プトルーチン３の戻りルーチンであるインタラプトルー
チン２ではプロテクト解除状態で処理を行なっていたの
で、逆にプロテクト設定状態になると問題になっていた
が、本実施例ではインタラプトルーチン２は途中でイン
タラプトルーチン３が動作したことを全く意識する必要
はない。インタラプトルーチン２がインタラプトルーチ
ン１に戻る時も同様である。インタラプトルーチン１が
元の基本ルーチンに戻る時にはカウンタの値が初めて“
０”になるためプロテクト設定命令により初めてプロテ
クト状態になる。基本ルーチンは元もとプロテクト状態
で動作していたため、プロテクト状態になる。
【００２３】図４は現在動いている基本ルーチンがノン
プロテクト状態であり、このルーチンからの３重の多重
インタラプトルーチンが動作した場合の処理フローを示
しており、図２と同様の処理動作となっている。
プロテクト状態であり、このルーチンからの３重の多重
インタラプトルーチンが動作した場合の処理フローを示
しており、図２と同様の処理動作となっている。
【００２４】また図５は図４の動作に合わせたタイムチ
ャートである。基本的な動作の流れは前述の図３の通り
であるが、多重割込みから最終的に戻ってきた時の基本
ルーチン上ではノンプロテクト状態になっている。
ャートである。基本的な動作の流れは前述の図３の通り
であるが、多重割込みから最終的に戻ってきた時の基本
ルーチン上ではノンプロテクト状態になっている。
【００２５】以上説明したように、本実施例によればラ
イトプロテクト付メモリ制御回路（メモリライトプロテ
クト設定・解除回路）６にアップカウント／ダウンカウ
ント可能な８ビットアップ／ダウンカウンタ４と、この
カウンタ４を制御するカウンタ制御回路７とを設け、ラ
イトプロテクト設定信号ＷＰＳＥＴによりカウントアッ
プ、ライトプロテクト解除信号ＷＰＲＥＳによりカウン
トダウンさせ、カウンタ４の値が“０”になった時ライ
トプロテクト状態になるライトプロテクト信号ＷＰを出
力するようにしているので、インタラプト多重処理ルー
チン内で、自分がどのレベルの割込みルーチンかを意識
する必要はなく、ルーチンの先頭と出口で解除・設定を
行なうだけで良くなったため、ソフト処理が簡単に行な
えるようになるという利点がある。従って、ソフトの複
雑さが軽減されるためソフト開発効率が上がる。また、
処理スピード的に厳しいインタラプトルーチンから複雑
な処理フローを省くことができるため、処理スピード的
に有利になる。かかる特徴を有するメモリライトプロテ
クト制御回路をメモリライトプロテクト機能付きのメモ
リを持った電子機器全般に利用して好適である。
イトプロテクト付メモリ制御回路（メモリライトプロテ
クト設定・解除回路）６にアップカウント／ダウンカウ
ント可能な８ビットアップ／ダウンカウンタ４と、この
カウンタ４を制御するカウンタ制御回路７とを設け、ラ
イトプロテクト設定信号ＷＰＳＥＴによりカウントアッ
プ、ライトプロテクト解除信号ＷＰＲＥＳによりカウン
トダウンさせ、カウンタ４の値が“０”になった時ライ
トプロテクト状態になるライトプロテクト信号ＷＰを出
力するようにしているので、インタラプト多重処理ルー
チン内で、自分がどのレベルの割込みルーチンかを意識
する必要はなく、ルーチンの先頭と出口で解除・設定を
行なうだけで良くなったため、ソフト処理が簡単に行な
えるようになるという利点がある。従って、ソフトの複
雑さが軽減されるためソフト開発効率が上がる。また、
処理スピード的に厳しいインタラプトルーチンから複雑
な処理フローを省くことができるため、処理スピード的
に有利になる。かかる特徴を有するメモリライトプロテ
クト制御回路をメモリライトプロテクト機能付きのメモ
リを持った電子機器全般に利用して好適である。
【００２６】なお、本実施例ではＯＲ回路として２入力
負論理ＯＲ回路（ＮＯＲ回路）を、またＡＮＤ回路とし
て８入力負論理ＡＮＤ回路（ＮＡＮＤ回路）を用いてい
るが、所定の論理動作をするものであれば上記論理回路
の種類や数、入力端子数には限定されないことは言うま
でもない。
負論理ＯＲ回路（ＮＯＲ回路）を、またＡＮＤ回路とし
て８入力負論理ＡＮＤ回路（ＮＡＮＤ回路）を用いてい
るが、所定の論理動作をするものであれば上記論理回路
の種類や数、入力端子数には限定されないことは言うま
でもない。
【００２７】また、本実施例では８ビットカウンタを用
いているが、アップ／ダウン可能なカウンタであれば、
８ビットに限らず、例えば１６ビットカウンタであって
もよく、さらにはレジスタ等を組み合わせてカウンタ動
作させるものであってもよい。
いているが、アップ／ダウン可能なカウンタであれば、
８ビットに限らず、例えば１６ビットカウンタであって
もよく、さらにはレジスタ等を組み合わせてカウンタ動
作させるものであってもよい。
【００２８】
【発明の効果】本発明によれば、メモリ制御手段にカウ
ンタ手段及びその制御手段を設けるようにしているので
、多重割込み発生時のメモリライトプロテクト設定・解
除ソフト処理を大幅に簡略化させることができ、ソフト
の複雑さを軽減してソフト開発効率を上げることができ
、複雑な処理フローを省くことによって、処理スピード
を向上させることができる。
ンタ手段及びその制御手段を設けるようにしているので
、多重割込み発生時のメモリライトプロテクト設定・解
除ソフト処理を大幅に簡略化させることができ、ソフト
の複雑さを軽減してソフト開発効率を上げることができ
、複雑な処理フローを省くことによって、処理スピード
を向上させることができる。
【００１３】
【図１】メモリライトプロテクト制御装置の全体構成図
である。
である。
【図２】メモリライトプロテクト制御装置のプロテクト
状態から多重インタラプトルーチンが動作した場合のフ
ローチャートである。
状態から多重インタラプトルーチンが動作した場合のフ
ローチャートである。
【図３】図２のタイミングチャートである。
【図４】ノンプロテクト状態から多重インタラプトルー
チンかが動作した場合のフローチャートである。
チンかが動作した場合のフローチャートである。
【図５】図４のタイミングチャートである。
【図６】従来のメモリライトプロテクト制御回路の構成
図である。
図である。
１ メモリライトプロテクト制御回路２ ２入力負
論理ＯＲ回路 ３ プリセット機能付フリップフロップ回路４ ８
ビットアップ／ダウンカウンタ５ ８入力負論理ＡＮ
Ｄ回路 ６ ライトプロテクト付メモリ制御回路７ カウン
タ制御回路 ＷＰＳＥＴ ライトプロテクト設定信号ＷＰＲＥＳ
ライトプロテクト解除信号ＣＣＫ 入力クロック信
号 ＷＰ ライトプロテクト信号
論理ＯＲ回路 ３ プリセット機能付フリップフロップ回路４ ８
ビットアップ／ダウンカウンタ５ ８入力負論理ＡＮ
Ｄ回路 ６ ライトプロテクト付メモリ制御回路７ カウン
タ制御回路 ＷＰＳＥＴ ライトプロテクト設定信号ＷＰＲＥＳ
ライトプロテクト解除信号ＣＣＫ 入力クロック信
号 ＷＰ ライトプロテクト信号
Claims (2)
- 【請求項１】 入力クロック信号に同期してカウント
アップ又はカウントダウンするカウンタ手段と、前記カ
ウンタ手段を、メモリの書込み禁止を設定するメモリラ
イトプロテクト設定信号によりカウントアップさせると
ともに、ライトプロテクト解除信号によりカウントダウ
ンさせ、前記カウンタ手段のカウント値が所定値になっ
たときライトプロテクト状態となるライトプロテクト信
号を出力するカウンタ制御手段と、 前記ライトプロ
テクト信号を含む所定の入力信号に基づいてメモリアク
セスに必要なチップセレクト信号、アウトプットイネー
ブル信号、ライトイネーブル信号を出力するとともに、
メモリライト時に前記ライトプロテクト信号がイネーブ
ル状態であればライト動作を行わないように制御するメ
モリ制御手段と、を具備したことを特徴とするメモリラ
イトプロテクト制御装置。 - 【請求項２】 メモリの書込み禁止を設定するメモリ
ライトプロテクト設定信号とその解除信号を論理ＯＲし
て入力クロック信号として出力するＯＲ回路と、 前
記メモリライトプロテクト設定信号によりカウンタ回路
のカウントアップ／カウントダウンを決定するフリップ
フロップ回路と、前記フリップフロップ回路からの出力
によりカウントアップ又はカウントダウンが決定され、
前記ＯＲ回路からの入力クロック信号に同期してカウン
トアップ又はカウントダウンするカウンタ回路と、前記
カウンタ回路からの出力を論理ＡＮＤしてライトプロテ
クト信号を出力するＡＮＤ回路と、前記ライトプロテク
ト信号を含む所定の入力信号に基づいてメモリアクセス
に必要なチップセレクト信号、アウトプットイネーブル
信号、ライトイネーブル信号を出力するとともに、メモ
リライト時に前記ライトプロテクト信号がイネーブル状
態であればライト動作を行わないように制御するメモリ
制御回路と、を具備したことを特徴とするメモリライト
プロテクト制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2409892A JPH04215152A (ja) | 1990-12-12 | 1990-12-12 | メモリライトプロテクト制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2409892A JPH04215152A (ja) | 1990-12-12 | 1990-12-12 | メモリライトプロテクト制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04215152A true JPH04215152A (ja) | 1992-08-05 |
Family
ID=18519152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2409892A Pending JPH04215152A (ja) | 1990-12-12 | 1990-12-12 | メモリライトプロテクト制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04215152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005084721A (ja) * | 2003-09-04 | 2005-03-31 | Renesas Technology Corp | マイクロコンピュータ |
| US9148028B2 (en) | 2011-11-08 | 2015-09-29 | Kabushiki Kaisha Toyota Jidoshokki | Apparatus and method for battery equalization |
-
1990
- 1990-12-12 JP JP2409892A patent/JPH04215152A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005084721A (ja) * | 2003-09-04 | 2005-03-31 | Renesas Technology Corp | マイクロコンピュータ |
| US9148028B2 (en) | 2011-11-08 | 2015-09-29 | Kabushiki Kaisha Toyota Jidoshokki | Apparatus and method for battery equalization |
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