JPH0635794A - コンピュータシステムにおけるタイミング制御方法及びその装置 - Google Patents

Abstract

(57)【要約】 【目的】 ・周辺装置のアクセス時間を短縮して充分に
その性能を発揮し、かつバスにおいて高・低周波もクロ
ックパルスを制御基本周波数として選択使用でき、並び
にバスと完全に相容れるようにする。 【構成】 プログラム可能な若干の蓄積装置(5,11,13)
の内部数値の設定に基づき、それぞれの周辺装置の読み
書きロギング動作を高速か又は低速のクロックパルスで
行われるべきかを決定し、読み書き動作を開始すると、
読み書きする装置が高速であるかを判別して、高速また
は低速のタイミング制御回路を選択起動し、同時に各高
速処理手段の夫々異なる処理スピード上における差異に
対応して、それぞれ蓄積装置(5,11,13) に特殊設定をし
て制御シグナルの起動と終了タイミングを決定し、全体
のタイミング制御を規制できるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、タイミング制御方法及
びその装置に係り、特にコンピュータのバスシステムに
利用されて、周辺装置の処理スピードに応じ異なる周波
数のバスクロックシグナルを選択使用できるコンピュー
タシステムにおけるタイミング制御方法及びその装置に
関する。

【０００２】

【従来の技術】この種の従来例としてのコンピュータに
おけるシステムバスは、ほとんどが固定周波数の只一つ
のクロックパルスを備えて、それを基準とし必要な制御
シグナルを出力させているのであって、各種異なる処理
スピードの周辺装置がこのシステムバスを共用できるよ
うにするため、このシステムバスで使用されるクロック
パルスの周波数は普通余り高くない。このように、従来
例のシステムバスは、ただ一つの決まった周波数で制御
システムを出力させ、且つその周波数も高くないので、
このシステムで実行できるサイクル時間を大幅に短縮す
ることができず、現今のように科学技術が日々進歩し、
周辺装置の処理スピードも長足の飛躍を見せている時代
に、このシステムバスが稼働周波数の制約をうけて十分
に性能を発揮できないままでいるとは、甚だ遺憾なこと
である。近年、若干のメーカがローカルバス方式を応用
して、処理スピードが速い周辺装置と中央処理装置（Ｃ
ＰＵ）を連結して、ＣＰＵの作動周波数に合せて制御シ
グナルを出力させ、部分周辺装置の処理スピードを高め
ているのを見掛ける。

【０００３】

【発明が解決しようとする課題】しかしながら、それに
も重大な欠陥がある。即ち、ローカルバスと現今のシス
テムバスにはそれぞれの制御シグナルや処理スピードの
相違において相容れないものがあって、周辺装置に必ず
特殊なデザインを施さなければならず、そのため産業上
における利用価値が相対的に低下する。このような従来
例のシステムバスにおけるタイミング制御の問題点に鑑
み、本発明は、周辺装置のアクセス時間を短縮して充分
にその性能を発揮し、かつバスにおいて高・低周波のク
ロックパルスを制御基本周波数として選択使用でき、並
びにバスと完全に相容れるコンピュータシステムにおけ
るタイミング制御方法及びその装置を提供することを目
的とする。

【０００４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、読み書き動作が始まると、まず読出しま
たは書込み装置が高速処理手段であるか或いは低速処理
手段であるかを判別し、もし低速処理手段であれば、従
来のタイミング制御方式で、低いジョブ基本周波で低速
手段のタイミング制御を全うし、もし高速処理手段であ
れば、高周波クロックパルスをジョブ基本周波として、
高速処理手段に対してタイミング制御を行い、異なるト
リガ方式で高速処理または低速処理のタイミング制御を
選択起動して、さらに、各高速処理手段の互いの処理ス
ピードの相異に対応して、それぞれに若干の特殊な設定
を施して制御シグナルの起動及び終了を決定し、全体の
タイミング制御動作を行うようにしてなるコンピュータ
におけるタイミング制御方法であり、さらには上記読取
りまたは書込む装置が高速処理手段であるか或いは低速
処理手段であるかを、デコードされた各周辺装置のそれ
ぞれアドレスが異なることを利用して判別するようにし
てなる前項に記載のコンピュータにおけるタイミング制
御方法であり、さらにまた上記各高速処理手段の互いに
相異する処理スピードを制御するに、遅延制御或いは待
時制御の方式により、タイミング制御指令シグナルが正
常に起動・終了できるようにし、全体のタイミング制御
動作を全うするようにしてなる第１の項に記載のコンピ
ュータにおけるタイミング制御方法であり、しかもステ
ータシグナル及びアドレスシグナルを出力するＣＰＵ
と、上記ステータシグナル及びアドレスシグナルをデコ
ードして、読み書き動作に使用される処理手段が高速で
あるか又は低速であるかを判別するデコーダと、上記デ
コーダが判別した結果処理手段が低速である場合、この
デコーダから出力するインパルスシグナルを受けてその
起動の使用可能シグナルとし、かつそのジョブ基本周波
が低周波クロックパルスであり、低速処理手段のタイミ
ング制御シグナルを出力する低速処理手段制御シグナル
装置とから成るコンピュータにおけるタイミング制御装
置であり、しかもなお上記各高速処理手段がデコードし
たアドレス及びこのアドレスの占める区域によってその
内部数値を決定して、それぞれ読み書き動作を実行する
周辺装置が高速処理手段であるか低速処理手段であるか
を判別するプログラム化可能な高速手段処理区域蓄積装
置を付設して成る第４の項に記載のコンピュータにおけ
るタイミング制御装置であり、かつ上記各高速処理手段
の処理スピードの再に対応して、各高速処理手段にそれ
ぞれが充分なデコード時間を有するようにし、かつ各高
速処理手段の処理スピードに対して多セットの異なる遅
延時間を設定して、制御シグナルの起動時間を正確に規
制するプログラム化可能な遅延制御蓄積装置を付設して
成る第４の項または第５の項に記載のコンピュータにお
けるタイミング制御装置であり、そして上記各高速処理
手段の処理スピードの差異に応じて、制御シグナル延長
の待時制御をなして、制御シグナルの終了時間を正確に
規制するプログラム化可能な待時制御蓄積装置を付設し
て成る第６の項に記載のコンピュータにおけるタイミン
グ制御装置であり、さらになお上記読み書き動作しよう
とする周辺装置が高速処理手段であるか又は低速処理で
あるかを判別し、並びに制御シグナルの起動と終了のタ
イミングを設定するに、ハードウェアの適所々々にスイ
ッチを取付けて、これらスイッチを起動した際にスイッ
チイングの値を上記プログラム化可能な高速手段処理区
域蓄積装置、及びプログラム化可能な遅延制御蓄積装置
並びにプログラム化可能な待時制御蓄積装置のそれぞれ
レジスタに書き込まれるようにして成る第７の項に記載
のコンピュータにおけるタイミング制御装置であり、な
おまた上記読み書き動作しようとする周辺装置が高速処
理手段であるか又は低速処理であるかを判別し、並びに
制御シグナルの起動と終了のタイミングを設定するに、
ソフトウェアを利用して決定した数値をバックアップ可
能な静的等速呼出記憶装置にロッギングし、起動すると
静的等速呼出記憶装置にロッギングした数値がソフトウ
ェアを経て、上記プログラム化可能な高速手段処理区域
蓄積装置、プログラム化可能な遅延制御蓄積装置及びプ
ログラム化可能な待時制御蓄積装置のそれぞれのレジス
タに書き込まれるようにして成るタにおける第７の項に
記載のコンピュータにおけるタイミング制御装置であ
る。

【０００５】

【作用】上記のように構成された本発明は、高速処理及
び低速処理を共存させる考え方から、読み書き動作が始
まればステータスシグナル及びアドレスシグナルを出力
するＣＰＵを設け、そのステータスシグナル及びアドレ
スシグナルをデコードして、読出しまたは書込み装置が
高速処理手段であるかあるいは低速処理手段であるかを
判別するデコーダを備え、もし判別したのが低速処理手
段出あれば、そのタイミング制御のために、ジョブ基本
周波が低周波クロックパルスであり低速処理手段のタイ
ミング制御を出力する低速処理手段シグナル発生装置を
具備し、及びもし判別したのが高速処理手段であれば、
そのタイミング制御のために、ジョブ基本周波が高周波
クロックパルスで高速処理手段のタイミング制御シグナ
ルを出力する高速処理手段制御タイミングシグナル発生
装置を有しているので、高・低速のクロックパルスを制
御基本週波として選択使用でき、全体のタイミング制御
動作を全うし、周辺装置のアクセス時間を短縮してそれ
ぞれの性能を発揮７させることができる。そして、プロ
グラム化可能な高速手段処理区域蓄積装置及び遅延制御
蓄積装置並びに待時制御蓄積装置を適宜に設けることに
より、上記読出しまたは書込み装置が高速処理手段であ
るか或いは低速処理手段であるかを、デコードされた各
周辺装置のそれぞれのアドレスが異なることを利用して
判別することができ、或いは制御シグナルの起動・終了
時間を正確に規制するすることができる。また、制御シ
グナルの起動と終了のタイミングを決定するに、周辺ハ
ードウェアの適所々々にスイッチを取付けて、これらス
イッチを起動した際にスイッチイングの値を、又はソフ
トウェアを利用して決定した数値をバックアップ可能な
静的等速呼出記憶装置にロギングし、起動した際にソフ
トウェアを経てこの静的等速呼出記憶装置にロギングし
た数値を、上記プログラム化可能な高速手段処理区域蓄
積装置及びプログラム化可能な遅延制御蓄積装置並びに
プログラム化可能な待時制御蓄積装置のそれぞれのレジ
スタに書き込んで行うことができる。

【０００６】

【実施例】以下、本発明を図面を参照して以下にに示す
実施例について詳細に説明する。まず、本発明のコンピ
ュータシステムにおけるタイミング制御方法について説
明を進める。因みに、従来例のコンピュータのタイミン
グ制御システムは、ただ一つの低周波クロックパルスで
制御する基本周波数があるのみで、周辺装置が低速処理
であろうと高速処理でああろうと共に低周波でタイミン
グ制御をするのであり、したがって、ある部分の低速処
理の周辺装置のために、その他の高速処理の周辺装置が
優れたスピードの特性を生かせず、全体システムの読み
書き動作が緩慢である。それに対して、本発明における
コンピュータのタイミング制御方法は、高速及び低速共
存の理念から、従来例のタイミング制御回路装置で低速
処理処理手段のタイミングを制御し、新たに高周波クロ
ックパルス入力のタイミング制御回路装置を設けて高速
処理手段のタイミングを制御し、読み書き動作が始まれ
ば、先ず読み取り或いは書き込みの装置が高速処理であ
るか、又は低速処理であるか、の属性を判別して、選択
的に高速処理または低速処理のタイミング制御回路装置
を起動すると同時に、各高速処理手段のそれぞれの処理
スピードの差異に伴い、それぞれ一寸した特殊な設定に
より制御シグナルの開始及び終了を決定して、全体のタ
イミング制御動作を完成させるのである。

【０００７】図１は本発明の一実施例の回路構成を表す
ブロック図である。すなわち、図１は本発明のコンピュ
ータシステムにおけるタイミング制御方法及びその装置
に関する電気回路の構成を示すブロック図である。図１
に示すように、ＣＰＵ１が読み書き動作を始めると、三
種のシグナル、即ちステータスシグナル（Status Signa
l)、及びアドレスシグナル(Address Signal)並びにデー
タシグナル(Data Signal) を出力して周辺の制御回路に
通知し、そのうち、このステータシグナルはこの読み書
き動作の種類、例えば読み取りか又は書き込みか、その
対象はメモリ体であるか又は入出力ポート（I/O Port)
等であるかを表示し、周辺の制御回路をして実行させて
読み取り動作を完成させるのである。そして、このアド
レスシグナルは現在読み書きする部分のアドレス所在を
周辺の制御回路に通知し、この周辺の制御回路が上記ス
テータスシグナル及びアドレスシグナルに基づいてデコ
ードを行い、この読み書きの対象を決定して必要とする
制御シグナルを出力するのである。また、もし読み取り
動作の場合は、ＣＰＵ１はオンライン(On Line) のこの
データシグナルから必要とする結果を読み取り、逆に書
き込みの場合は、ＣＰＵ１は書き込みたい内容のオンラ
インのこのデータシグナルに入力し、周辺装置がこのデ
ータシグナルからその内容を読み取るのである。ＣＰＵ
１から出力したステータスシグナルとアドレスシグナル
はデコーダ３に送られ、更に高速処理区域をプログラム
化できる蓄積装置５があって、この蓄積装置５の作用が
１セット若しくは１セット以上のレジスタを提供してこ
の高速処理区域を確定するもので、その各レジスタ内に
含まれるシグナルには、ステータスシグナル、始動アド
レス、終了アドレス及び使用可能シグナルがあり、この
ステータスシグナルの内容はＣＰＵ１のステータスシグ
ナルの定義と同じく、その占めるビット数はＣＰＵ１の
相異によって違い、その作用はデコーダ３に通知して、
どの種の読み書きが高速処理手段に属するかを判別させ
るのである。この始動アドレスと終了アドレスの作用は
共に高速手段の区域を確定するもので、そのビット数も
またＣＰＵ１の種類の違いによって異なり、使用者が区
域を確定したい高速処理手段が１セットだけではない時
は、各セットの異なる高速処理手段の処理区域を確定す
ることができる。

【０００８】図２に表すのは、本発明のコンピュータシ
ステムにおけるタイミング制御方法及びその装置の高速
処理区域確定表示図で、図２の中の斜線区域が高速処理
手段の確定されたアドレス区域であり、その図示から分
かるように、３セットのレジスタによって３つの高速処
理区域を確定しており、この高速処理手段の数目により
異なる数目のレジスタを配置しているのが見られる。デ
コーダ３は、ＣＰＵ１から送られたステータスシグナル
とアドレスシグナル及びこの高速手段処理蓄積装置５か
ら送られたシグナルをそれぞれ処理して、現在のＣＰＵ
１シグナルがこの蓄積装置５から送られた多セットの高
速処理区域と一致するか否かを決定し、もしこの蓄積装
置５内に確定された複数区域セットのうちの１区域セッ
トにでも一致すれば、このデコーダ３からインパルスが
高速処理手段制御シグナル発生装置７に送られ、並びに
区域シグナルを出力してこの読み書きがどの高速処理手
段を使用するかを判別し、若しどのセットの高速処理手
段確定区域とも一致しないものであれば、さらにインパ
ルスを低速処理手段制御シグナル発生装置９（即ち、従
来例の制御信号発生装置）に出力して、低速処理手段の
読み書き動作制御シグナルを発生させるのであり、この
低速処理手段制御シグナル発生装置９に入力されるシグ
ナルには二つあって、その一つがデコーダ３から低速処
理手段に出力するインパルスシグナルで、もう一つはそ
の他の周辺装置から生じた準備完了信号(READY Signal)
であり、このインパルスシグナルは低速処理手段制御シ
グナル発生装置９を起動することができ、並びにこの低
速処理手段の処理スピードに従い、準備完了信号により
この低速処理手段制御シグナル発生装置９の出力する制
御シグナルを終了させるのであり、他方、低速処理手段
の読み書きにおける全体回路の動作及び制御過程は共に
低周波のクロックパルスＣＫ_L を時間基準として行われ
る。

【０００９】高速処理手段制御シグナル発生装置７の入
力シグナルには四通りあって、その一つがデコーダ３か
ら送られたインパルスシグナル及び区域シグナルで、そ
の二が周辺装置から伝達された準備完了信号で、その三
がプログラム化可能な遅延制御蓄積装置11から出力され
る遅延信号(DELAY Signal)で、その四が待時制御蓄積装
置13から出力される待機信号(WAIT Signal) である。こ
の高速処理手段制御シグナル発生装置７がデコーダ３か
ら出力されたインパルスシグナルによって起動される
と、先ずこのデコーダ３から出力されたもう一つの区域
シグナルがこの高速処理手段の属性を判別し、その判別
した結果により、この遅延制御蓄積装置11がこの高速処
理手段に対応する遅延信号を出力して遅延時間を制御す
るのであり、その目的とする所はこの高速処理手段制御
シグナル発生装置７がＣＰＵ１操作のクロックパルス
［高周波クロックＣＫ_H ] を基準としているので周波数
が相当高く、周辺の高速処理手段に充分なデコード時間
を与えるために、この遅延信号によって制御するもので
ある。そして、この周辺の高速処理手段がデコードし終
って、今度の読み書き動作がそれによって実行されると
分かり、準備動作が完成するのをまってから、それに対
して制御シグンナルを出力するのである。然しながら、
各高速処理手段のそれぞれ異なる処理スピードに適応さ
せるため、制御シグンナルの持続時間の長短は必ず適時
に延長できるようにしなければならず、その制御シグン
ナルの長さを決定する要素は二つあって、一つは周辺装
置から出力される準備完了信号で、もう一つは待時制御
蓄積装置13から出力される待機信号であり、この高速処
理手段制御シグナル発生装置７から出力された制御シグ
ナルは、必ずこの準備完了信号及び待機信号が共に条件
を満足させることになってから終了するのである。

【００１０】そして、この待機信号は周辺装置の最も速
い作動に対して行われた設定であり、それ故、準備完了
信号を補助して制御しなければならず、この準備完了信
号は周辺装置が読み書き動作を終ってから出力し、同時
にこの待時制御蓄積装置13内の各高速処理手段に対する
待機(WAIT)状態の設定を見てから、このバスサイクル中
で正確な世も書き動作をすることができる。上記の三つ
の蓄積装置５，11，13は、使用されるシステム中の高速
処理手段の数目Ｎにより、それぞれＮセットのレジスタ
を提供配置されて上記操作方式を全うするのであり、こ
れらレジスタ内容の決定条件は次の通りである。 (1) ＣＰＵ１のクロックパルスのリサイクル長短によ
り、高速処理手段のあらゆる制御回路の時間基準となる
一作業サイクル時間の長短を決定する。 (2) 周辺の高速処理手段のデコード区域及びアドレスに
基づいて、高速手段処理蓄積装置５中のレジスタ内容を
設定する。 (3) 周辺の高速処理手段のデコードに必要な時間に基づ
いて、遅延制御蓄積装置11中のレジスタ内容を設定す
る。 (4) 周辺の高速処理手段の必要な読み書き動作時間に基
づいて、待時制御蓄積装置13中のレジスタ内容を設定す
る。 そして、以上のようにして決定された数値をレジスタ内
に設定する方式は二種類あって、 ハードウェアの適所々々にスイッチを取付けて、こ
れらスイッチを利用して起動した際にスイッチングの値
をレジスタに読取らせて設定する。 ソフトウェアを利用して決定した数値をバックアッ
プ可能な静的等速呼出記憶装置(SRAM)にロギング(Loggi
ng) すると、作動狩猟してもその決定値を失わず、かつ
起動すると静的等速呼出記憶装置にロギングした数値が
ソフトウェアを経て各レジスタに書き込まれて設定され
る。

【００１１】

【発明の効果】以上述べたように構成された本発明は、
以下に述べるように １． 高速処理手段及び低速処理手段のそれぞれの読み
書き動作を、それぞれ別個に処理して大幅にアクセス時
間を節減することができる、 ２． 各高速処理手段における互いの処理スピードの差
異に対して、それぞれ一寸した特殊な設定を施している
ので、高速処理手段の処理スピードにおける優れた特性
を充分に発揮させることができる、 という特段の効果をもたらすことができる。

【図面の簡単な説明】

【図１】本発明の一実施例としてのコンピュータシステ
ムにおけるタイミング制御方法及びその装置に関する電
気的構成ブロック図。

【図２】図１の一実施例のコンピュータシステムにおけ
るタイミング制御方法及びその装置の高速処理手段区域
確定表示図。

【符号の説明】

１ ＣＰＵ（中央処理装置） ３ デコーダ ５ 高速処理手段処理区域蓄積装置 ７ 高速処理手段制御シグナル発生装置 ９ 低速処理手段制御シグナル発生装置 11 遅延制御蓄積装置 13 待時制御蓄積装置

Claims (9)

【特許請求の範囲】
1. 【請求項１】読み書き動作が始まると、まず読出しまた
   は書込み装置が高速処理手段であるか或いは低速処理手
   段であるかを判別し、 もし低速処理手段であれば、従来のタイミング制御方式
   で、低いジョブ基本周波で低速手段のタイミング制御を
   全うし、もし高速処理手段であれば、高周波クロックパ
   ルスをジョブ基本周波として、高速処理手段に対してタ
   イミング制御を行い、異なるトリガ方式で高速処理また
   は低速処理のタイミング制御を選択起動して、 さらに、各高速処理手段の互いの処理スピードの相異に
   対応して、それぞれに若干の特殊な設定を施して制御シ
   グナルの起動及び終了を決定し、 全体のタイミング制御動作を行うようにしてなることを
   特徴とするコンピュータにおけるタイミング制御方法。
2. 【請求項２】上記読取りまたは書込む装置が高速処理手
   段であるか或いは低速処理手段であるかを、デコードさ
   れた各周辺装置のそれぞれアドレスが異なることを利用
   して判別するようにしてなる請求項１記載のコンピュー
   タにおけるタイミング制御方法。
3. 【請求項３】上記各高速処理手段の互いに相異する処理
   スピードを制御する方式として、遅延制御或いは待時制
   御の方式により、タイミング制御指令シグナルが正常に
   起動・終了できるようにし、全体のタイミング制御動作
   を全うするようにしてなる請求項１記載のコンピュータ
   におけるタイミング制御方法。
4. 【請求項４】ステータシグナル及びアドレスシグナルを
   出力するＣＰＵ (１) と、 上記ステータシグナル及びアドレスシグナルをデコード
   して、読み書き動作に使用される処理手段が高速である
   か又は低速であるかを判別するデコーダ (３)と、 上記デコーダ (３) が判別した結果処理手段が低速であ
   る場合、このデコーダ(３) から出力するインパルスシ
   グナルを受けてその起動の使用可能シグナルとし、かつ
   そのジョブ基本周波が低周波クロックパルスであり、低
   速処理手段のタイミング制御シグナルを出力する低速処
   理手段制御シグナル装置 (９) と、 上記デコーダ (３) が判別した処理手段が高速である場
   合、このデコーダ (３) から出力するインパルスシグナ
   ルを受けてその起動の使用可能シグナルとし、かつその
   ジョブ基本周波が高周波クロックパルスであり、高速処
   理手段のタイミング制御シグナルを出力する高速処理手
   段制御シグナル装置 (７) と、から成ることを特徴とす
   るコンピュータにおけるタイミング制御装置。
5. 【請求項５】上記各高速処理手段がデコードしたアドレ
   ス及びこのアドレスの占める区域によってその内部数値
   を決定して、それぞれ読み書き動作を実行する周辺装置
   が高速処理手段であるか低速処理手段であるかを判別す
   るプログラム化可能な高速手段処理区域蓄積装置 (５)
   を付設して成る請求項４記載のコンピュータにおけるタ
   イミング制御装置。
6. 【請求項６】上記各高速処理手段の処理スピードの差異
   に対応して、各高速処理手段にそれぞれが充分なデコー
   ド時間を有するようにし、かつ各高速処理手段の処理ス
   ピードに対して多セットの異なる遅延時間を設定して、
   制御シグナルの起動時間を正確に規制するプログラム化
   可能な遅延制御蓄積装置(11)を付設して成る請求項４ま
   たは請求項５記載のコンピュータにおけるタイミング制
   御装置。
7. 【請求項７】上記各高速処理手段の処理スピードの差異
   に応じて、制御シグナル延長の待時制御をなして、制御
   シグナルの終了時間を正確に規制するプログラム化可能
   な待時制御蓄積装置(13)を付設してなる請求項６記載の
   コンピュータにおけるタイミング制御装置。
8. 【請求項８】上記読み書き動作をしようとする周辺装置
   が高速処理手段であるか又は低速処理であるかを判別
   し、並びに制御シグナルの起動と終了のタイミングを設
   定するに、ハードウェアの適所々々にスイッチを取付け
   て、これらスイッチを起動した際にスイッチイングの値
   を上記プログラム化可能な高速手段処理区域蓄積装置
   (５) 、及びプログラム化可能な遅延制御蓄積装置(11)
   並びにプログラム化可能な待時制御蓄積装置(13)のそれ
   ぞれレジスタに書き込まれるようにして成る請求項７記
   載のコンピュータにおけるタイミング制御装置。
9. 【請求項９】上記読み書き動作しようとする周辺装置が
   高速処理手段であるか又は低速処理であるかを判別し、
   並びに制御シグナルの起動と終了のタイミングを設定す
   るに、ソフトウェアを利用して決定した数値をバックア
   ップ可能な静的等速呼出記憶装置 (SRAM) にロッギング
   し、起動すると静的等速呼出記憶装置 (SRAM) にロッギ
   ングした数値がソフトウェアを経て、上記プログラム化
   可能な高速手段処理区域蓄積装置 (５) 、及びプログラ
   ム化可能な遅延制御蓄積装置(11)並びにプログラム化可
   能な待時制御蓄積装置(13)のそれぞれレジスタに書き込
   まれるようにして成る請求項７記載のコンピュータにお
   けるタイミング制御装置。