JPS62187954A - バス制御回路 - Google Patents
バス制御回路Info
- Publication number
- JPS62187954A JPS62187954A JP3031486A JP3031486A JPS62187954A JP S62187954 A JPS62187954 A JP S62187954A JP 3031486 A JP3031486 A JP 3031486A JP 3031486 A JP3031486 A JP 3031486A JP S62187954 A JPS62187954 A JP S62187954A
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- JP
- Japan
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- bus
- output
- impedance
- circuit
- masters
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- Granted
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000012790 confirmation Methods 0.000 claims 5
- 230000001052 transient effect Effects 0.000 abstract description 6
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 240000002853 Nelumbo nucifera Species 0.000 description 3
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 3
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のバスマスタが接続されるバスに存在する静電容量
により、過渡現象が発生して、該バスの論理レベルの変
化が、バスマスタの出力インピーダンスの変化時点より
遅延することを防止する。
により、過渡現象が発生して、該バスの論理レベルの変
化が、バスマスタの出力インピーダンスの変化時点より
遅延することを防止する。
本発明は一つのバスにワイヤードＯＲ（論理素子の出力
どうしを直接接続することで等測的にＯＲ機能を実現し
たもの）で接続された複数のバスマスタが存在する装置
に係り、特にバスに存在する静電容量による動作時間の
遅延を防止するバス制御方式に関する。
どうしを直接接続することで等測的にＯＲ機能を実現し
たもの）で接続された複数のバスマスタが存在する装置
に係り、特にバスに存在する静電容量による動作時間の
遅延を防止するバス制御方式に関する。
一つのバスに、このバスの占有権を表す複数のバスマス
タが存在する装置、例えば複数のプロセッサが共通のバ
スを使用してメモリをアクセスするような計算機等にお
いては、論理素子の節約、論理のスピードアップ、消費
電力の低減に有効なワイヤーＦＯＲと呼ばれる接続方法
で、各プロセッサのハスマスクがハスに接続されている
ものがある。
タが存在する装置、例えば複数のプロセッサが共通のバ
スを使用してメモリをアクセスするような計算機等にお
いては、論理素子の節約、論理のスピードアップ、消費
電力の低減に有効なワイヤーＦＯＲと呼ばれる接続方法
で、各プロセッサのハスマスクがハスに接続されている
ものがある。
この場合、装置の高速化を計るためには、一つのハスマ
スクがバスの占有権を放棄した時、他のバスマスタが直
ちにバスの占有権を保持し得ることが必要である。
スクがバスの占有権を放棄した時、他のバスマスタが直
ちにバスの占有権を保持し得ることが必要である。
第３図は従来のバスマスタ接続の一例を示すブロック図
で、第４図は第３図の動作を説明する図である。
で、第４図は第３図の動作を説明する図である。
バス５には例えばプロセッサのバスマスタ２と３が接続
され、負荷としてメモリ４が接続されている。そしてバ
スマスタ２と３からの制御信号がバス５上でワイヤード
ＯＲがとられている。この場合の信号は負論理であり、
バスマスタ２及び３が共にバス５に信号を送出していな
い時、プルアンプ抵抗１により、電源Ｖｃの電圧が印加
されて、バス５上の論理は“１”となっている。
され、負荷としてメモリ４が接続されている。そしてバ
スマスタ２と３からの制御信号がバス５上でワイヤード
ＯＲがとられている。この場合の信号は負論理であり、
バスマスタ２及び３が共にバス５に信号を送出していな
い時、プルアンプ抵抗１により、電源Ｖｃの電圧が印加
されて、バス５上の論理は“１”となっている。
バスマスタ２と３は同一であるため、第４図を用いてバ
スマスタ２の動作を説明する。ハスマスタ２のトライス
テート６は、端子Ａから与えられるイネーブル信号が第
４図■に示す如く、“１”の時はその出力インピーダン
スを低くし、バスから電流を吸収するため、バス５の論
理は０″となっている。
スマスタ２の動作を説明する。ハスマスタ２のトライス
テート６は、端子Ａから与えられるイネーブル信号が第
４図■に示す如く、“１”の時はその出力インピーダン
スを低くし、バスから電流を吸収するため、バス５の論
理は０″となっている。
ここで、バスマスタ２がバス５の使用を完了すると、端
子Ａから与えられるイネーブル信号が“ｌ”から“０”
に変化する。トライステート６はイネーブル信号が“ｌ
”から“０”に変化すると、第４図■に示す如く、その
出力インピーダンスが高くなり、バスマスタ２のバス占
有権が終了したことを示す。
子Ａから与えられるイネーブル信号が“ｌ”から“０”
に変化する。トライステート６はイネーブル信号が“ｌ
”から“０”に変化すると、第４図■に示す如く、その
出力インピーダンスが高くなり、バスマスタ２のバス占
有権が終了したことを示す。
トライステート６のインピーダンスが高くなったことで
、バス５上では電流を吸収するドライバが無（なり、プ
ルアップ抵抗１により供給される電流により電位が上昇
して、その論理は“１”となる。
、バス５上では電流を吸収するドライバが無（なり、プ
ルアップ抵抗１により供給される電流により電位が上昇
して、その論理は“１”となる。
しかし、バス５上には前記の如く静電容量が存在するた
め、第４図■に示す如く、過渡現象が発生し、バス５の
電位は徐々に上昇する。従って、バス５のｋｍであるメ
モリ４のレシーバ７の出力Ｂは、入力が闇値に達する迄
、第４図■に示す如く“１”から“０”になるタイミン
グが時間Ｔの間遅延することとなる。
め、第４図■に示す如く、過渡現象が発生し、バス５の
電位は徐々に上昇する。従って、バス５のｋｍであるメ
モリ４のレシーバ７の出力Ｂは、入力が闇値に達する迄
、第４図■に示す如く“１”から“０”になるタイミン
グが時間Ｔの間遅延することとなる。
上記の如く、従来は第４図■に示すバスマスタの端子Ａ
から与えられるイネーブル信号の変化時点から、第４図
■に示すメモリのレシーバ出力Ｂの変化時点まで、時間
差Ｔが発生する。この時間差Ｔの為に、バス設計上、常
に時間的余裕を持つ必要があり、高速化の為に大きな弊
害となっているという問題がある。
から与えられるイネーブル信号の変化時点から、第４図
■に示すメモリのレシーバ出力Ｂの変化時点まで、時間
差Ｔが発生する。この時間差Ｔの為に、バス設計上、常
に時間的余裕を持つ必要があり、高速化の為に大きな弊
害となっているという問題がある。
本発明はこのような問題点に鑑み、バスマスタがバス占
有権を有しない間、即ち総てのバスマスタのトライステ
ート６が高インピーダンスである間、ハス５の論理を“
Ｉ”に確定するゲートを設け、過渡現象の発生を阻止し
て前記時間差Ｔを無くすようにしたものである。
有権を有しない間、即ち総てのバスマスタのトライステ
ート６が高インピーダンスである間、ハス５の論理を“
Ｉ”に確定するゲートを設け、過渡現象の発生を阻止し
て前記時間差Ｔを無くすようにしたものである。
第１図は本発明の一実施例を示す回路のブロック図であ
る。
る。
２〜７は第３図と同様である。８はバス５の論理を確定
する確定回路、９は総てのバスマスタのイネーブル信号
のＮＯＲをとるＮＯＲ回路、１０はＮＯＲ回路９の出力
により、バスマスタ２〜Ｎが総てバス５を占有していな
い時、出力インピーダンスを低くすると共に、バス５の
電位を上昇させるトライステートである。
する確定回路、９は総てのバスマスタのイネーブル信号
のＮＯＲをとるＮＯＲ回路、１０はＮＯＲ回路９の出力
により、バスマスタ２〜Ｎが総てバス５を占有していな
い時、出力インピーダンスを低くすると共に、バス５の
電位を上昇させるトライステートである。
ＮはＮ番目のバスマスタを示す。
トライステート１０はバスマスタ２〜Ｎのイネーブル信
号のＮＯＲ出力をＮＯＲ回路９から受け、バスマスタ２
・〜Ｎのトライステート６が高インピーダンスの時、出
力インピーダンスを低くして、バス５の電位を上昇させ
、トライステート６が低インピーダンスとなって、バス
５の電流を吸収する時、その出力を高インピーダンスと
する構成とする。
号のＮＯＲ出力をＮＯＲ回路９から受け、バスマスタ２
・〜Ｎのトライステート６が高インピーダンスの時、出
力インピーダンスを低くして、バス５の電位を上昇させ
、トライステート６が低インピーダンスとなって、バス
５の電流を吸収する時、その出力を高インピーダンスと
する構成とする。
上記構成とすることにより、確定回路８はトライステー
ト１０の出力インピーダンスを低くすることで、バス５
に対する電流供給を容易として、前記バス５に存在する
静電容量の影響を無くし、バスマスタのイネーブル信号
の変化に対応して、直ちにバス５の論理レベルを変化さ
せることが出来る。
ト１０の出力インピーダンスを低くすることで、バス５
に対する電流供給を容易として、前記バス５に存在する
静電容量の影響を無くし、バスマスタのイネーブル信号
の変化に対応して、直ちにバス５の論理レベルを変化さ
せることが出来る。
第２図は第１図の動作を説明する図である。
第１図において、バスマスタ２，３．−・、Ｎの各トラ
イステート６にイネーブル信号を与える端子Ａから、確
定回路８のＮＯＲ回路９にイネーブル信号が送出される
。
イステート６にイネーブル信号を与える端子Ａから、確
定回路８のＮＯＲ回路９にイネーブル信号が送出される
。
例えばバスマスタ２がバス５を使用していたが、この使
用が完了し、イネーブル信号を第２図■に示す如く、“
１”から“０”に変化させて端子Ａから送出すると、ト
ライステート６の出力インピーダンスは第２図■に示す
如く高インピーダンスとなる。
用が完了し、イネーブル信号を第２図■に示す如く、“
１”から“０”に変化させて端子Ａから送出すると、ト
ライステート６の出力インピーダンスは第２図■に示す
如く高インピーダンスとなる。
この時確定回路８のＮＯＲ回路９の出力は、バスマスタ
３〜Ｎのイネーブル信号が総て“０”であるため、第２
図■に示す如く、“０″から１”に変化する。従ってト
ライステート１０の出力インピーダンスは第２図■に示
す如く、それ迄の高インピーダンスから、低インピーダ
ンスに変化し、同時に電流をバス５に送出し、バス５の
電位を上昇させる。
３〜Ｎのイネーブル信号が総て“０”であるため、第２
図■に示す如く、“０″から１”に変化する。従ってト
ライステート１０の出力インピーダンスは第２図■に示
す如く、それ迄の高インピーダンスから、低インピーダ
ンスに変化し、同時に電流をバス５に送出し、バス５の
電位を上昇させる。
この時のトライステート１０の出力インピーダンスは、
第３図に示すプルアップ抵抗１に比し、無視し得る程度
に低いため、バス５に存在する静電容量に基づく過渡現
象は発生せず、メモリ４のレシーバ７の出力Ｂは第２図
■に示す如く、直ちに“１″から“０”に変化する。
第３図に示すプルアップ抵抗１に比し、無視し得る程度
に低いため、バス５に存在する静電容量に基づく過渡現
象は発生せず、メモリ４のレシーバ７の出力Ｂは第２図
■に示す如く、直ちに“１″から“０”に変化する。
以上説明した如（、本発明は一つのバスマスタがバス占
有権を放棄した時、他のバスマスタがバス占有権を確保
するのに、バス上の過渡現象による遅延時間が無くなる
為、高速動作を可能とすることが出来る。
有権を放棄した時、他のバスマスタがバス占有権を確保
するのに、バス上の過渡現象による遅延時間が無くなる
為、高速動作を可能とすることが出来る。
第１図は本発明の一実施例を示す回路のブロック図、
第２図は第１図の動作を説明する図、
第３図は従来のバスマスタ接続の一例を示すブロック図
、 第４図は第３図の動作を説明する図である。 図において、 １はプルアップ抵抗、 ２．３はバスマスタ、４はメモ
リ、 ５はバス、 ６．１０はトライステート、７はレシーバ、８は確定回
路、 ９はＮＯＲ回路である。 ・、） 第 １ 図 第 １図の動４γＵ先日月−９するｎ 第 ２ 閃
、 第４図は第３図の動作を説明する図である。 図において、 １はプルアップ抵抗、 ２．３はバスマスタ、４はメモ
リ、 ５はバス、 ６．１０はトライステート、７はレシーバ、８は確定回
路、 ９はＮＯＲ回路である。 ・、） 第 １ 図 第 １図の動４γＵ先日月−９するｎ 第 ２ 閃
Claims (1)
- 【特許請求の範囲】 一つのバス（５）にワイヤードＯＲで接続された複数の
バスマスタが存在する装置において、 該バスマスタのトライステート（６）のイネーブル信号
を総て入力するＮＯＲ回路（９）と、 該ＮＯＲ回路（９）の出力をイネーブル信号とする確定
用トライステート（１０）とを設け、 該確定用トライステート（１０）を前記バス（５）に接
続し、該バスマスタのトライステート（６）のイネーブ
ル信号が“１”になった時、該確定用トライステート（
１０）の出力インピーダンスを高インピーダンスとし、
該バスマスタのトライステート（６）のイネーブル信号
が総て“０”になった時、該確定用トライステート（１
０）の出力インピーダンスを低くして該バス（５）の電
位を上昇させることを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031486A JPS62187954A (ja) | 1986-02-14 | 1986-02-14 | バス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031486A JPS62187954A (ja) | 1986-02-14 | 1986-02-14 | バス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62187954A true JPS62187954A (ja) | 1987-08-17 |
| JPH0523452B2 JPH0523452B2 (ja) | 1993-04-02 |
Family
ID=12300329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3031486A Granted JPS62187954A (ja) | 1986-02-14 | 1986-02-14 | バス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62187954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03121517A (ja) * | 1989-10-04 | 1991-05-23 | Nec Corp | バス占有回路 |
| US6655588B2 (en) | 2000-07-28 | 2003-12-02 | Nec Electronics Corporation | Card system, IC card and card reader/writer used for the card system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154947A (en) * | 1978-03-23 | 1979-12-06 | Honeywell Inf Systems | Bidirectional signal transmitting circuit |
-
1986
- 1986-02-14 JP JP3031486A patent/JPS62187954A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154947A (en) * | 1978-03-23 | 1979-12-06 | Honeywell Inf Systems | Bidirectional signal transmitting circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03121517A (ja) * | 1989-10-04 | 1991-05-23 | Nec Corp | バス占有回路 |
| US6655588B2 (en) | 2000-07-28 | 2003-12-02 | Nec Electronics Corporation | Card system, IC card and card reader/writer used for the card system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0523452B2 (ja) | 1993-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |