JPS62187954A - バス制御回路 - Google Patents
バス制御回路Info
- Publication number
- JPS62187954A JPS62187954A JP3031486A JP3031486A JPS62187954A JP S62187954 A JPS62187954 A JP S62187954A JP 3031486 A JP3031486 A JP 3031486A JP 3031486 A JP3031486 A JP 3031486A JP S62187954 A JPS62187954 A JP S62187954A
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- JP
- Japan
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- bus
- output
- impedance
- circuit
- masters
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- Granted
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000012790 confirmation Methods 0.000 claims 5
- 230000001052 transient effect Effects 0.000 abstract description 6
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 240000002853 Nelumbo nucifera Species 0.000 description 3
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 3
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のバスマスタが接続されるバスに存在する静電容量
により、過渡現象が発生して、該バスの論理レベルの変
化が、バスマスタの出力インピーダンスの変化時点より
遅延することを防止する。
により、過渡現象が発生して、該バスの論理レベルの変
化が、バスマスタの出力インピーダンスの変化時点より
遅延することを防止する。
本発明は一つのバスにワイヤードOR(論理素子の出力
どうしを直接接続することで等測的にOR機能を実現し
たもの)で接続された複数のバスマスタが存在する装置
に係り、特にバスに存在する静電容量による動作時間の
遅延を防止するバス制御方式に関する。
どうしを直接接続することで等測的にOR機能を実現し
たもの)で接続された複数のバスマスタが存在する装置
に係り、特にバスに存在する静電容量による動作時間の
遅延を防止するバス制御方式に関する。
一つのバスに、このバスの占有権を表す複数のバスマス
タが存在する装置、例えば複数のプロセッサが共通のバ
スを使用してメモリをアクセスするような計算機等にお
いては、論理素子の節約、論理のスピードアップ、消費
電力の低減に有効なワイヤーFORと呼ばれる接続方法
で、各プロセッサのハスマスクがハスに接続されている
ものがある。
タが存在する装置、例えば複数のプロセッサが共通のバ
スを使用してメモリをアクセスするような計算機等にお
いては、論理素子の節約、論理のスピードアップ、消費
電力の低減に有効なワイヤーFORと呼ばれる接続方法
で、各プロセッサのハスマスクがハスに接続されている
ものがある。
この場合、装置の高速化を計るためには、一つのハスマ
スクがバスの占有権を放棄した時、他のバスマスタが直
ちにバスの占有権を保持し得ることが必要である。
スクがバスの占有権を放棄した時、他のバスマスタが直
ちにバスの占有権を保持し得ることが必要である。
第3図は従来のバスマスタ接続の一例を示すブロック図
で、第4図は第3図の動作を説明する図である。
で、第4図は第3図の動作を説明する図である。
バス5には例えばプロセッサのバスマスタ2と3が接続
され、負荷としてメモリ4が接続されている。そしてバ
スマスタ2と3からの制御信号がバス5上でワイヤード
ORがとられている。この場合の信号は負論理であり、
バスマスタ2及び3が共にバス5に信号を送出していな
い時、プルアンプ抵抗1により、電源Vcの電圧が印加
されて、バス5上の論理は“1”となっている。
され、負荷としてメモリ4が接続されている。そしてバ
スマスタ2と3からの制御信号がバス5上でワイヤード
ORがとられている。この場合の信号は負論理であり、
バスマスタ2及び3が共にバス5に信号を送出していな
い時、プルアンプ抵抗1により、電源Vcの電圧が印加
されて、バス5上の論理は“1”となっている。
バスマスタ2と3は同一であるため、第4図を用いてバ
スマスタ2の動作を説明する。ハスマスタ2のトライス
テート6は、端子Aから与えられるイネーブル信号が第
4図■に示す如く、“1”の時はその出力インピーダン
スを低くし、バスから電流を吸収するため、バス5の論
理は0″となっている。
スマスタ2の動作を説明する。ハスマスタ2のトライス
テート6は、端子Aから与えられるイネーブル信号が第
4図■に示す如く、“1”の時はその出力インピーダン
スを低くし、バスから電流を吸収するため、バス5の論
理は0″となっている。
ここで、バスマスタ2がバス5の使用を完了すると、端
子Aから与えられるイネーブル信号が“l”から“0”
に変化する。トライステート6はイネーブル信号が“l
”から“0”に変化すると、第4図■に示す如く、その
出力インピーダンスが高くなり、バスマスタ2のバス占
有権が終了したことを示す。
子Aから与えられるイネーブル信号が“l”から“0”
に変化する。トライステート6はイネーブル信号が“l
”から“0”に変化すると、第4図■に示す如く、その
出力インピーダンスが高くなり、バスマスタ2のバス占
有権が終了したことを示す。
トライステート6のインピーダンスが高くなったことで
、バス5上では電流を吸収するドライバが無(なり、プ
ルアップ抵抗1により供給される電流により電位が上昇
して、その論理は“1”となる。
、バス5上では電流を吸収するドライバが無(なり、プ
ルアップ抵抗1により供給される電流により電位が上昇
して、その論理は“1”となる。
しかし、バス5上には前記の如く静電容量が存在するた
め、第4図■に示す如く、過渡現象が発生し、バス5の
電位は徐々に上昇する。従って、バス5のkmであるメ
モリ4のレシーバ7の出力Bは、入力が闇値に達する迄
、第4図■に示す如く“1”から“0”になるタイミン
グが時間Tの間遅延することとなる。
め、第4図■に示す如く、過渡現象が発生し、バス5の
電位は徐々に上昇する。従って、バス5のkmであるメ
モリ4のレシーバ7の出力Bは、入力が闇値に達する迄
、第4図■に示す如く“1”から“0”になるタイミン
グが時間Tの間遅延することとなる。
上記の如く、従来は第4図■に示すバスマスタの端子A
から与えられるイネーブル信号の変化時点から、第4図
■に示すメモリのレシーバ出力Bの変化時点まで、時間
差Tが発生する。この時間差Tの為に、バス設計上、常
に時間的余裕を持つ必要があり、高速化の為に大きな弊
害となっているという問題がある。
から与えられるイネーブル信号の変化時点から、第4図
■に示すメモリのレシーバ出力Bの変化時点まで、時間
差Tが発生する。この時間差Tの為に、バス設計上、常
に時間的余裕を持つ必要があり、高速化の為に大きな弊
害となっているという問題がある。
本発明はこのような問題点に鑑み、バスマスタがバス占
有権を有しない間、即ち総てのバスマスタのトライステ
ート6が高インピーダンスである間、ハス5の論理を“
I”に確定するゲートを設け、過渡現象の発生を阻止し
て前記時間差Tを無くすようにしたものである。
有権を有しない間、即ち総てのバスマスタのトライステ
ート6が高インピーダンスである間、ハス5の論理を“
I”に確定するゲートを設け、過渡現象の発生を阻止し
て前記時間差Tを無くすようにしたものである。
第1図は本発明の一実施例を示す回路のブロック図であ
る。
る。
2〜7は第3図と同様である。8はバス5の論理を確定
する確定回路、9は総てのバスマスタのイネーブル信号
のNORをとるNOR回路、10はNOR回路9の出力
により、バスマスタ2〜Nが総てバス5を占有していな
い時、出力インピーダンスを低くすると共に、バス5の
電位を上昇させるトライステートである。
する確定回路、9は総てのバスマスタのイネーブル信号
のNORをとるNOR回路、10はNOR回路9の出力
により、バスマスタ2〜Nが総てバス5を占有していな
い時、出力インピーダンスを低くすると共に、バス5の
電位を上昇させるトライステートである。
NはN番目のバスマスタを示す。
トライステート10はバスマスタ2〜Nのイネーブル信
号のNOR出力をNOR回路9から受け、バスマスタ2
・〜Nのトライステート6が高インピーダンスの時、出
力インピーダンスを低くして、バス5の電位を上昇させ
、トライステート6が低インピーダンスとなって、バス
5の電流を吸収する時、その出力を高インピーダンスと
する構成とする。
号のNOR出力をNOR回路9から受け、バスマスタ2
・〜Nのトライステート6が高インピーダンスの時、出
力インピーダンスを低くして、バス5の電位を上昇させ
、トライステート6が低インピーダンスとなって、バス
5の電流を吸収する時、その出力を高インピーダンスと
する構成とする。
上記構成とすることにより、確定回路8はトライステー
ト10の出力インピーダンスを低くすることで、バス5
に対する電流供給を容易として、前記バス5に存在する
静電容量の影響を無くし、バスマスタのイネーブル信号
の変化に対応して、直ちにバス5の論理レベルを変化さ
せることが出来る。
ト10の出力インピーダンスを低くすることで、バス5
に対する電流供給を容易として、前記バス5に存在する
静電容量の影響を無くし、バスマスタのイネーブル信号
の変化に対応して、直ちにバス5の論理レベルを変化さ
せることが出来る。
第2図は第1図の動作を説明する図である。
第1図において、バスマスタ2,3.−・、Nの各トラ
イステート6にイネーブル信号を与える端子Aから、確
定回路8のNOR回路9にイネーブル信号が送出される
。
イステート6にイネーブル信号を与える端子Aから、確
定回路8のNOR回路9にイネーブル信号が送出される
。
例えばバスマスタ2がバス5を使用していたが、この使
用が完了し、イネーブル信号を第2図■に示す如く、“
1”から“0”に変化させて端子Aから送出すると、ト
ライステート6の出力インピーダンスは第2図■に示す
如く高インピーダンスとなる。
用が完了し、イネーブル信号を第2図■に示す如く、“
1”から“0”に変化させて端子Aから送出すると、ト
ライステート6の出力インピーダンスは第2図■に示す
如く高インピーダンスとなる。
この時確定回路8のNOR回路9の出力は、バスマスタ
3〜Nのイネーブル信号が総て“0”であるため、第2
図■に示す如く、“0″から1”に変化する。従ってト
ライステート10の出力インピーダンスは第2図■に示
す如く、それ迄の高インピーダンスから、低インピーダ
ンスに変化し、同時に電流をバス5に送出し、バス5の
電位を上昇させる。
3〜Nのイネーブル信号が総て“0”であるため、第2
図■に示す如く、“0″から1”に変化する。従ってト
ライステート10の出力インピーダンスは第2図■に示
す如く、それ迄の高インピーダンスから、低インピーダ
ンスに変化し、同時に電流をバス5に送出し、バス5の
電位を上昇させる。
この時のトライステート10の出力インピーダンスは、
第3図に示すプルアップ抵抗1に比し、無視し得る程度
に低いため、バス5に存在する静電容量に基づく過渡現
象は発生せず、メモリ4のレシーバ7の出力Bは第2図
■に示す如く、直ちに“1″から“0”に変化する。
第3図に示すプルアップ抵抗1に比し、無視し得る程度
に低いため、バス5に存在する静電容量に基づく過渡現
象は発生せず、メモリ4のレシーバ7の出力Bは第2図
■に示す如く、直ちに“1″から“0”に変化する。
以上説明した如(、本発明は一つのバスマスタがバス占
有権を放棄した時、他のバスマスタがバス占有権を確保
するのに、バス上の過渡現象による遅延時間が無くなる
為、高速動作を可能とすることが出来る。
有権を放棄した時、他のバスマスタがバス占有権を確保
するのに、バス上の過渡現象による遅延時間が無くなる
為、高速動作を可能とすることが出来る。
第1図は本発明の一実施例を示す回路のブロック図、
第2図は第1図の動作を説明する図、
第3図は従来のバスマスタ接続の一例を示すブロック図
、 第4図は第3図の動作を説明する図である。 図において、 1はプルアップ抵抗、 2.3はバスマスタ、4はメモ
リ、 5はバス、 6.10はトライステート、7はレシーバ、8は確定回
路、 9はNOR回路である。 ・、) 第 1 図 第 1図の動4γU先日月−9するn 第 2 閃
、 第4図は第3図の動作を説明する図である。 図において、 1はプルアップ抵抗、 2.3はバスマスタ、4はメモ
リ、 5はバス、 6.10はトライステート、7はレシーバ、8は確定回
路、 9はNOR回路である。 ・、) 第 1 図 第 1図の動4γU先日月−9するn 第 2 閃
Claims (1)
- 【特許請求の範囲】 一つのバス(5)にワイヤードORで接続された複数の
バスマスタが存在する装置において、 該バスマスタのトライステート(6)のイネーブル信号
を総て入力するNOR回路(9)と、 該NOR回路(9)の出力をイネーブル信号とする確定
用トライステート(10)とを設け、 該確定用トライステート(10)を前記バス(5)に接
続し、該バスマスタのトライステート(6)のイネーブ
ル信号が“1”になった時、該確定用トライステート(
10)の出力インピーダンスを高インピーダンスとし、
該バスマスタのトライステート(6)のイネーブル信号
が総て“0”になった時、該確定用トライステート(1
0)の出力インピーダンスを低くして該バス(5)の電
位を上昇させることを特徴とするバス制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3031486A JPS62187954A (ja) | 1986-02-14 | 1986-02-14 | バス制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3031486A JPS62187954A (ja) | 1986-02-14 | 1986-02-14 | バス制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62187954A true JPS62187954A (ja) | 1987-08-17 |
JPH0523452B2 JPH0523452B2 (ja) | 1993-04-02 |
Family
ID=12300329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3031486A Granted JPS62187954A (ja) | 1986-02-14 | 1986-02-14 | バス制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62187954A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03121517A (ja) * | 1989-10-04 | 1991-05-23 | Nec Corp | バス占有回路 |
US6655588B2 (en) | 2000-07-28 | 2003-12-02 | Nec Electronics Corporation | Card system, IC card and card reader/writer used for the card system |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54154947A (en) * | 1978-03-23 | 1979-12-06 | Honeywell Inf Systems | Bidirectional signal transmitting circuit |
-
1986
- 1986-02-14 JP JP3031486A patent/JPS62187954A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54154947A (en) * | 1978-03-23 | 1979-12-06 | Honeywell Inf Systems | Bidirectional signal transmitting circuit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03121517A (ja) * | 1989-10-04 | 1991-05-23 | Nec Corp | バス占有回路 |
US6655588B2 (en) | 2000-07-28 | 2003-12-02 | Nec Electronics Corporation | Card system, IC card and card reader/writer used for the card system |
Also Published As
Publication number | Publication date |
---|---|
JPH0523452B2 (ja) | 1993-04-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |