JP3221904B2 - 制御レジスタ書き込み装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は制御レジスタ書き込み装
置に関し、特に現在制御レジスタ部に書き込まれている
データから次に書き込まれるデータが制限もしくは限定
され、そのため次に書き込めるデータが予測可能な用
途、例えば、現在の制御状態から次の制御状態が予め定
められているシーケンス制御やプロトコル制御等に使わ
れるレジスタを対象とした制御レジスタ書き込み装置に
関するものである。

【０００２】

【従来の技術】近年、電気通信の分野では音声、データ
はもちろん、画像や映像等のマルチメディアを総合的に
ネットワーキングするＩＳＤＮ(Integrated Services D
igitalNetwork) が構築されつつある。ＩＳＤＮは前述
のように様々な種類の情報を総合的にネットワーキング
するため、それらを通信する際、いわゆる通信プロトコ
ルとよばれる厳密な通信手順に従うことが必要である。
例えば、公衆網に接続されるＩＳＤＮ端末（ディジタル
電話機等）には前記通信プロトコルとしてＩインターフ
ェイスが規定されている。このような通信プロトコトル
は一般に状態遷移形式で記述することが可能であり、あ
る状態ｉにおいて、その状態ｉで受付可能な情報（i
₁ ，i ₂ …i _n ）が与えられた時だけ、その情報に従
って次の状態iiへ、例えば情報i ₁ ，i ₂ …i _n に対し
て状態ii₁ ，ii₂ …ii_n のように遷移する。従来、前述
したような状態遷移に対する制御は、いわゆる制御レジ
スタ等のハードウェアとマイクロコンピュータ等のソフ
トウェアによって行われてきた。そこで使われる制御レ
ジスタ書き込み装置は、以前に書き込まれたデータとは
無関係に先ず全てのデータがレジスタに書き込まれ、も
しそのデータの範囲が制限もしくは限定される必要があ
る場合にはソフトウェア的な処理によって前記書き込ま
れたデータが有効か無効かの判断が行われてきた。

【０００３】前述した典型的な制御レジスタ書き込み装
置の従来構成例を図７に示す。図７において、制御レジ
スタ書き込み装置１は制御対象例えば通信コントローラ
やシーケンサー等を制御するいわゆる制御レジスタ部６
２と、外部からデータが制限なく書き込まれるデータラ
ッチ部６１、そして前記データラッチ部６１からの割り
込み等によって起動される前記書き込まれたデータの有
効／無効を判断する演算処理部（ＣＰＵ）６３、前記演
算処理部６３の前記有効／無効の判断をするために使用
されるリードオンリメモリ（ＲＯＭ）６４及びランダム
アクセスメモリ（ＲＡＭ）６５等から構成される。前記
制御レジスタ書き込み装置１として、図における演算処
理部６３，ＲＯＭ６４そしてＲＡＭ６５は、例えばマイ
クロコンピュータをその書き込み制御のために専用に使
用されるか又は前記書き込み制御以外に他の処理も行う
汎用プロセッサ等の汎用制御部分が使用される。またＲ
ＯＭ６４には、ある事象に対していかに状態が遷移する
かについてプログラムされるいわゆるＲＯＭテーブル等
が記憶され、またＲＡＭ６５には以前に前記データラッ
チ部６１に書き込まれたデータ等が記憶される。

【０００４】演算処理部６３は、前記データラッチ部６
１に新たにデータが書き込まれたとの情報、例えばデー
タラッチ部６１からの書き込みフラグ等の割り込み起動
によりデータラッチ部６１からそのデータを読出し、前
記ＲＯＭ６４のＲＯＭテーブルそして前記ＲＡＭ６５の
以前のデータとの比較等によってそのデータを有効もし
くは無効と判断する。そして、有効と判断した場合の
み、そのデータをあらためて前記制御レジスタ部６２へ
書き込みその制御対象を制御する。無効の場合、演算処
理部６３はその処理を終了し前記データラッチ部６１へ
新たなデータが書き込まれるのを待つ。

【０００５】

【発明が解決しようとする課題】しかしながら前述した
ように、従来の制御レジスタ書き込み装置１はソフトウ
ェアによって外部からのデータ書き込みの有効／無効を
判断処理させていたため、前記データラッチ部６１へデ
ータが書き込まれてから制御レジスタ部６２へプログラ
ム制御によって有効データが書き込まれるまでの処理時
間が長く、そのことがデータ通信等の高速処理が要求さ
れる分野において問題となっていた。また、前記ソフト
ウェア処理をする際に、上述のように高速処理を行うた
めに専門的なプログラマを確保する必要やそのプログラ
ム開発に要する期間及び費用等の負担も無視できない問
題となっていた。

【０００６】そこで本発明の目的は、前記問題点に鑑
み、従来ソフトウェアで処理してきた上述の書き込みデ
ータの有効／無効の判断を簡易で高速に処理可能なハー
ドウェアに置き換え、従来のソフトウェア処理による書
き込み処理能力の低下を解決せんとするものである。さ
らに本発明の目的は、前記ハードウェア化の際に、その
ハードウェアをできる限り簡易で且つ様々な用途に適用
可能な一般的な構成とすることによって、その開発期間
及び経費の負担等を大幅に低減させた制御レジスタ書き
込み装置を提供しようとするものである。

【０００７】

【課題を解決するための手段】図１は本発明による制御
レジスタ書き込み装置の原理説明図を示したものであ
る。図１に示すように本発明によれば、レジスタ手段２
と、前記レジスタ手段２に書き込まれるデータを識別し
前記データが前記レジスタ手段２に対して書き込み可能
と判断したときのみ書き込み信号を前記レジスタ手段２
に出力する書き込みデータ識別手段４、そして前記レジ
スタ手段２に書き込まれるデータから次に書き込み可能
なデータを決定し、その決定されたデータ以外の前記レ
ジスタ手段２に対する書き込みを禁止する禁止手段３を
具備する制御レジスタ書き込み装置が提供される。

【０００８】また、前記禁止手段３による前記識別手段
５の選択的な指定の切り換えは、前記書き込みデータ識
別手段４による前記レジスタ手段２への前記データ書き
込み信号の出力終了の際に行われる。さらには、前記識
別手段５は個々に又はいくつかをまとめてブロック単位
として構成された複数の識別回路からなり、それらは前
記禁止手段３からのアドレス指定によって選択的に指定
される。なお前記禁止手段３は初期設定時において前記
複数の所定の識別手段５のうち特定の識別手段５を選択
するための初期設定手段を有する。

【０００９】

【作用】初期設定時、書き込みデータ識別手段４を所定
の初期状態とするために禁止手段３の初期設定手段は特
定の識別手段５を指定する。前記識別手段５によって有
効と判断されたデータは書き込みデータ識別手段４から
の書き込み信号Ｗ２によってレジスタ手段２に書き込ま
れる。次に、禁止手段３はそのデータから次に書き込め
るデータを判断して、そのデータが識別されるように書
き込みデータ識別手段４の所定の識別手段５を指定す
る。前記識別手段５の指定の変更は書き込みデータ識別
手段４によるレジスタ手段２へのデータ書き込み信号Ｗ
２の完了の際起動される。これによってデータがレジス
タ手段に確実に書き込まれる。

【００１０】新たな所定の識別手段５を指定された書き
込みデータ識別手段４は、前記識別手段５によって次に
受信されるデータの識別を行いデーターの有効／無効を
判断し、それが有効な場合は前述した動作を繰り返す。
もし、データが無効の場合はレジスタ手段２へ前記書き
込み信号Ｗ２を出力せず、さらに禁止手段３による前記
識別手段５の変更も行われない。従って、書き込みデー
タ識別手段４は現状のままで有効データの書き込みを待
つ。上記のような識別手段５の切り換え操作によって、
シーケンス制御やプロトコルの状態制御制御等が高速に
実現される。また前記複数の識別手段５をブロック単位
として指定すれば複数の条件の一つに適合する場合のよ
うな複雑なシーケンスや状態制御等が可能になる。

【００１１】

【実施例】図２は本発明による制御レジスタ書き込み装
置１の一実施例を示したものである。なお、図１の本発
明との関係では制御レジスタ部２０は前記レジスタ手段
２と、識別回路切り換え制御部３０は前記禁止手段３
と、そして書き込みデータ識別部４０は前記書き込みデ
ータ識別手段４とそれぞれ対応する。図２において、制
御レジスタ部２０の制御レジスタ２１には制御レジスタ
部２０が制御対象を制御するためのデータＤが書き込ま
れる。識別回路切り換え制御部３０の初期設定指示回路
３３は、装置１の初期設定時から最初の前記データＤが
前記制御レジスタ部２０へ書き込まれるまでの間だけ機
能し、回路切り換え指定アドレスＡによって，例えば図
に示す８個の識別回路ａ〜ｈ４１〜４８のいずれか一つ
を指定する３ビットのアドレスＡ０〜Ａ２によって初期
設定用の識別回路ａ４１を指定する。回路切り換えアド
レス算出回路３１は、前記制御レジスタ部２０に書き込
まれたデータＤから前記識別回路４１〜４８のいずれか
一つを指定する前記アドレスＡ（Ａ０〜Ａ２）を算出し
出力する。回路切り換え指示回路３２は前記回路切り換
えアドレス算出回路３１から与えられたアドレス情報
（Ａ０〜Ａ２）を書き込み信号Ｗ２の書き込み動作が完
了した際にデコーダ４９へ出力する。

【００１２】書き込みデータ識別部４０のデコーダ４９
は前記回路切り換え指示回路３２から与えられた回路切
り換え指定アドレスＡ（Ａ０〜Ａ２）をデコードするこ
とによって前記識別回路４１〜４８のいずれか一つを指
定する。識別回路ａ〜ｈ４１〜４８は前記制御レジスタ
２１に書き込まれるデータＤを識別し、その書き込みの
有効／無効を判断するためのものであり、各識別回路４
１〜４８はそれに対して識別指定されたデータＤもしく
はデータ群（複数の異なるデータＤの組）を有効データ
Ｄとして識別する。書き込み信号発生回路５０は前記識
別回路４１〜４８のいずれか一つから前記有効データＤ
が識別され検出された場合に、そのデータＤを前記制御
レジスタ２１へ書き込むため外部から与えられた書き込
み信号Ｗ１から新たな書き込み信号Ｗ２を作成し出力す
るためのものである。

【００１３】図３には図２の制御レジスタ書き込み装置
１の状態遷移の一例が示されている。図３において、現
在の制御状態は図の左右方向に示された８つの状態ａ〜
ｈの中の一つ例えば状態ｃとして示される。図の上下方
向にはこれらの各状態ａ〜ｈに対して発生しうる８つの
事象１〜８が記されている。これらの事象１〜８の内い
ずれか一つが発生することによって、例えば前記現在の
状態がｃの場合には、有効なものとして判断される事象
１，２そして４のいずれか一つが発生することによって
事象１の発生に対しては次の状態ａへ、事象２の発生に
対しては次の状態ｂへ、そして事象４の発生に対しては
次の状態ｄへと状態が遷移する。なお×印と対応する事
象の発生は前記各状態ａ〜ｈにおいて状態遷移が行なわ
れず無効なものとして判断される。これらの各状態ａ〜
ｈに対する前記各事象１〜８の有効（状態遷移先が記載
されている事象）、又は無効（前記×印が記載された事
象）を決定するのが図２で示した回路切り換えアドレス
算出回路３１であり、それを実行するのが前記回路切り
換えアドレス算出回路３１によって指定される識別回路
ａ〜ｈ４１〜４８のいずれか一つである。なお、前記各
事象１〜８は本発明による制御レジスタ書き込み装置１
に書き込まれるデータＤそのものであり、例えば、３ビ
ットのデータＤ０〜Ｄ２の組み合わせによってデータＤ
１〜データＤ８を指定し、それを前記各事象１〜８と一
対一に対応させることができる（例えば、事象１はデー
タＤ１にそして事象５はデータＤ５等）。

【００１４】次に、図２と図３を用いて本発明の実施例
の動作を説明する。図２において、装置が立ち上げられ
ると装置立ち上げ時、すなわち初期設定時に初期設定指
示回路３３によりデコーダ４９から初期設定用の識別回
路ａ４１（状態ａ）が指定される。図３で状態ａが示す
ようにこの状態ａでは全ての事象が前記識別回路４１に
よって有効とされる。

【００１５】このとき図３で事象５（データＤ５）が発
生した場合、識別回路４１は前記書き込み信号発生回路
５０へ書き込み指示をだし、書き込み信号発生回路５０
は書き込み信号Ｗ２をアクティブ状態としてデータＤ５
を制御レジスタ２１へ書き込む。また同時に、回路切り
換えアドレス算出回路３１に入力されたデータＤ５か
ら、回路切り換えアドレス算出回路３１は次の状態ｅを
決定しその状態で受付が可能な事象１，４，７つまりデ
ータＤ１，Ｄ４，Ｄ７だけを有効データＤとする識別回
路ｅ４５のアドレスを算出し出力する。この識別回路４
５のアドレス情報を受け取った回路切り換え指示回路３
２は、データＤ５が制御レジスタ１１に確実に書き込ま
れたことを書き込み信号Ｗ２のアクティブ状態からイン
アクティブ状態に変化したこと、つまり書き込み動作の
終了を検知してデコーダ４９へ回路切り換え指定アドレ
スＡを出力する。デコーダ４９はそのアドレスから次の
識別回路４５を指定する。識別回路４５はデータＤ１，
Ｄ４，Ｄ７だけを次に書き込むデータＤとして識別す
る。以上のように、図２の制御レジスタ書き込み装置１
は図３の状態遷移図に従って動作する。

【００１６】図４と図５には前述した実施例の具体的な
回路構成例が示されている。また図６にはその具体的な
回路構成例の主要な動作タイミングが示されている。以
下ではこれらについて説明する。図４において、点線で
囲まれた各ブロック２０，３０そして４０はそれぞれ図
２の制御レジスタ部２０、識別回路切り換え制御部３０
そして書き込みデータ識別部４０に対応するものとして
同一符号が付されている。この具体回路ではデータＤを
前述した図３の８つの事象１〜８に対応させるため３ビ
ット（Ｄ０〜Ｄ２）を与え、事象１から事象８の各々に
対してデータＤ１（０００）、データＤ２（００１）・
・・データＤ８（１１１）を割りつけている。また図３
の８つの各状態ａ〜ｈに対する識別回路ａ〜ｈの回路切
り換え指定アドレスＡとして同様に３ビット（Ａ０〜Ａ
２）を与え、識別回路ａから識別回路ｈまで指定アドレ
スａ（０００）、指定アドレスｂ（０００）・・・指定
アドレスｈ（１１１）を割りつけている。

【００１７】制御レジスタ部２０は３ビットのＤフリッ
プフロップ１０１といわゆる３−８デコーダ１０２から
構成されている。Ｄフリップフロップ１０１は図２にお
ける制御レジスタ２１に相当しこれに書き込まれたデー
タＤは後段のデコーダ１０２を介して制御対象を制御す
る。識別切り換え制御部３０は前記制御レジスタ部２０
で使われる３ビットのＤフリップフロップ１０１と同じ
３ビットのＤフリップフロップ１００が使われている。
図２との対応関係でいえば、Ｄフリップフロップ１００
のリセット回路部分（リセット入力；Ｒ端子）が図２の
初期設定指示回路３３に相当し、クロック入力の立ち上
がりエッジによるＤ入力データのラッチ回路部分が図２
の回路切り換え指示回路３２に相当し、そして外部から
のデータＤが接続される入力部分が図２の回路切り換え
アドレス算出回路３１に相当する。

【００１８】なお、この具体回路では実際にはアドレス
算出を行っていないが、図３の状態遷移図に対して、本
回路の指定アドレスＡ（Ａ０〜Ａ２）の割りつけと事象
に対するデータＤ（Ｄ０〜Ｄ２）の割りつけが、Ｄフリ
ップフロップ１００に入力されたデータＤがそのままＤ
フリップフロップ１００の出力から指定アドレスＡとな
って出力されるように構成されているためである。例え
ば、図３において事象７のデータＤ７（１１０）は状態
ｇへの遷移信号であり、状態ｇでは識別回路ｇが指定さ
れその指定アドレスｇは（１１０）である。従ってデー
タＤと識別回路の指定アドレスが一致しており他も同様
である。なお、さらに複雑な状態遷移を行う場合には図
２の回路切り換えアドレス算出回路３１が別個に必要な
ことはいうまでもない。

【００１９】書き込みデータ識別部４０の具体的回路は
図５に示されている。なお図５における点線で囲まれた
部分は図２の書き込みデータ識別部４０の中の各ブロッ
クに対応するブロックとして同一符号が付されている。
図５において、初期設定時は図４に示すように前記Ｄフ
リップフロップ１００はリセットされその出力、すなわ
ち回路切り換え指定アドレスＡ（Ａ０〜Ａ２）はＡ（０
００）となる。この場合、３−８デコーダ１０３（図２
の４９と対応）の出力（１を出力）は図で識別回路ａ４
１を指定する。識別回路４１はインバータ１０４からな
り前記指定時に出力は反転されて０になる。その出力は
次段のＯＲゲートを構成する４入力ＮＡＮＤ回路１１３
の一つの入力端子へ与えられその出力を１にする。さら
にその出力１は次段のＯＲゲートを構成する２入力ＮＯ
Ｒ回路１１５の一方の入力に与えられその出力を０にす
る。

【００２０】その出力はＡＮＤゲートを構成する２入力
ＮＯＲ回路１１６の一方の入力端子に与えられその他方
の入力端子には外部から本発明の装置に対する書き込み
信号Ｗ１が入力される。この書き込み信号Ｗ１はアクテ
ィブローの書き込み信号であり、従って前記ＮＯＲ回路
１１６の出力からは信号Ｗ１の反転出力が与えられそれ
はさらにインバータ１１７によって反転され結果として
書き込み信号Ｗ１と同一波形の書き込み信号Ｗ２が得ら
れる。このように識別回路ａ４１が指定されたときは全
てのデータＤが前記制御レジスタ１０１（図４）に書き
込まれ、このことは図３の状態ａを実現する。

【００２１】次に、この状態ａで事象５（データＤ５
（１００））が制御レジスタ１０１へ書き込まれると、
図４の識別切り換え制御部３０のＤフリップフロップ１
００にも前記書き込み信号Ｗ２の立ち上がりエッジ（書
き込み信号Ｗ２のアクティブ状態からインアクティブ状
態への変化に相当）によって同じデータが書き込まれ
る。従って、前記書き込み信号Ｗ２の立ち上がりエッジ
に同期して（書き込み信号Ｗ２の書き込み終了後）回路
切り換え指定アドレスＡは（１００）となりデコーダ１
０３は次に識別回路ｅ４５を指定し２入力ＮＡＮＤ回路
１１２の一方の端子に識別回路４５のイネーブル信号を
与える。

【００２２】識別回路４５は図に示すように３個の３入
力ＮＡＮＤ回路１０８〜１１０からなる一致検出回路に
より、データＤがデータＤ１（０００）、データＤ４
（０１１）そしてデータＤ７（１１０）、すなわち事象
１，４，７が発生した時のみ前記３入力ＮＡＮＤ回路１
０８〜１１０のいずれか一つが０となりその出力はＯＲ
ゲートを構成する次段の３入力ＮＡＮＤ回路１１１に入
力され１を出力させる。この出力は前記２入力ＮＡＮＤ
回路１１２の他方の入力端子に与えられ、そして前記識
別回路４５のイネーブル信号とＡＮＤがとられて２入力
ＮＡＮＤ回路１１２からは０が出力される。これ以降は
前述した識別回路ａ４１の場合と同様であり、従って前
記３つの事象１，４そして７が発生した場合のみ前記書
き込み信号Ｗ２が発生しそのデータＤ１，Ｄ４そしてＤ
７のいずれか一つが前述と同様に書き込まれそしてその
書き込まれたデータＤに従って次の状態へと遷移するこ
とになる。これは図３の状態ｅを実現するものである。

【００２３】図６は、図４と図５で述べた動作をタイミ
ング図として描いたものである。なおＤ・Ｃ(don't car
e)は不定状態を示している。図において、リセット信号
が１になることによって初期設定がなされ識別回路ａ及
び状態ａが指定される。次に事象５が書き込まれると書
き込み信号Ｗ１とＷ２の双方が出力されその立ち上がり
エッジで識別回路、及び状態はｅに遷移する。状態ｅに
おいて次に事象２が発生しても図３に示すように前記×
印のため識別回路ｅで一致検出されず、従って書き込み
信号Ｗ２は出力されず状態遷移は起こらない。その後、
事象４が発生すると図３に従って識別回路、及び状態は
ｄに遷移する。

【００２４】

【発明の効果】以上述べたように、本発明によれば従来
ソフトウェアで処理してきたレジスタに対する書き込み
データの有効／無効の判断を簡易で高速な本発明による
ハードウェア処理によって行い、従ってソフトウェアに
よる書き込み制御で生じていた書き込み処理速度の低下
が防止され、特に書き込まれたデータから次に書き込め
るデータが予め限定されるような高速シーケンス制御や
状態遷移制御に対してその効果は大である。

【００２５】また、シーケンス制御やプロトコル制御の
ためのソフトウェアのうち、特に高速書き込み処理の部
分を本発明に置き換えることによって、ソフトウェア設
計における制約条件等が緩和され、柔軟で開発期間の短
縮されたソフトウェア開発が可能となる。さらに本発明
によるハードウェアは簡易で且つ様々な用途に適合する
よう構成されているため各用途における装置の開発期間
及び経費を著しく低減させた制御レジスタ書き込み装置
が提供可能である。

【図面の簡単な説明】

【図１】本発明の原理構成を示すブロック図である。

【図２】本発明による一実施例を示すブロック図であ
る。

【図３】図２の回路の状態遷移例を示す状態遷移図であ
る。

【図４】図２の具体的回路構成例（１）を示す回路図で
ある。

【図５】図２の具体的回路構成例（２）を示す回路図で
ある。

【図６】具体的回路構成例のタイミング図である。

【図７】従来の制御レジスタ書き込み装置を示すブロッ
ク図である。

【符号の説明】

１…制御レジスタ書き込み装置 ２…レジスタ手段 ３…禁止手段 ４…書き込みデータ識別手段 ５…所定の識別手段 ２０，６２…制御レジスタ部 ２１…制御レジスタ ３０…識別回路切り換え制御部 ３１…回路切り換えアドレス算出回路 ３２…回路切り換え指示回路 ３３…初期設定指示回路 ４０…書き込みデータ識別部 ４１〜４８…識別回路（ａ〜ｈ） ４９…デコーダ ５０…書き込み信号発生回路 ６１…データラッチ部 ６３…演算処理部 ６４…リードオンリメモリ ６５…ランダムアクセスメモリ １００，１０１…Ｄタイプフリップフロップ １０２１０３…デコーダ Ｗ１…レジスタ書き込み信号 Ｗ２…制御レジスタへの書き込み信号 Ａ…回路切り換え指定アドレス Ｄ…データ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/355 G06F 12/14 G05B 23/00 - 23/02 G06F 7/00

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 レジスタ手段と、 前記レジスタ手段に書き込まれるデータを識別し、次に
   書き込み可能なデータを識別する識別回路切り換え制御
   部と、 前記識別回路切り換え制御部からの識別結果に基づき、
   前記書き込み可能なデータに対するデータ書き込み信号
   を前記レジスタ手段に出力する書き込みデータ識別部
   と、 を有することを特徴とする制御レジスタ書き込み装置。
2. 【請求項２】 前記識別回路切り換え制御部は、前記デ
   ータ書き込み信号の出力終了時に次に書き込み可能なデ
   ータの識別結果を前記書き込みデータ識別部に供給す
   る、請求項１に記載の制御レジスタ書き込み装置。
3. 【請求項３】 前記書き込みデータ識別部は、複数の識
   別回路から構成され、前記識別結果に基づいて該複数の
   識別回路から前記書き込み可能なデータの識別回路を選
   択する、請求項１又は２に記載の制御レジスタ書き込み
   装置。
4. 【請求項４】 前記識別回路切り換え制御部は、初期設
   定時において前記複数の識別回路から特定の識別回路を
   選択する初期設定手段を有する、請求項３に記載の制御
   レジスタ書き込み装置。