JP3221904B2 - 制御レジスタ書き込み装置 - Google Patents
制御レジスタ書き込み装置Info
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- JP3221904B2 JP3221904B2 JP01665592A JP1665592A JP3221904B2 JP 3221904 B2 JP3221904 B2 JP 3221904B2 JP 01665592 A JP01665592 A JP 01665592A JP 1665592 A JP1665592 A JP 1665592A JP 3221904 B2 JP3221904 B2 JP 3221904B2
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Description
【0001】
【産業上の利用分野】本発明は制御レジスタ書き込み装
置に関し、特に現在制御レジスタ部に書き込まれている
データから次に書き込まれるデータが制限もしくは限定
され、そのため次に書き込めるデータが予測可能な用
途、例えば、現在の制御状態から次の制御状態が予め定
められているシーケンス制御やプロトコル制御等に使わ
れるレジスタを対象とした制御レジスタ書き込み装置に
関するものである。
置に関し、特に現在制御レジスタ部に書き込まれている
データから次に書き込まれるデータが制限もしくは限定
され、そのため次に書き込めるデータが予測可能な用
途、例えば、現在の制御状態から次の制御状態が予め定
められているシーケンス制御やプロトコル制御等に使わ
れるレジスタを対象とした制御レジスタ書き込み装置に
関するものである。
【0002】
【従来の技術】近年、電気通信の分野では音声、データ
はもちろん、画像や映像等のマルチメディアを総合的に
ネットワーキングするISDN(Integrated Services D
igitalNetwork) が構築されつつある。ISDNは前述
のように様々な種類の情報を総合的にネットワーキング
するため、それらを通信する際、いわゆる通信プロトコ
ルとよばれる厳密な通信手順に従うことが必要である。
例えば、公衆網に接続されるISDN端末(ディジタル
電話機等)には前記通信プロトコルとしてIインターフ
ェイスが規定されている。このような通信プロトコトル
は一般に状態遷移形式で記述することが可能であり、あ
る状態iにおいて、その状態iで受付可能な情報(i
1 ,i 2 …i n )が与えられた時だけ、その情報に従
って次の状態iiへ、例えば情報i 1 ,i 2 …i n に対し
て状態ii1 ,ii2 …iin のように遷移する。従来、前述
したような状態遷移に対する制御は、いわゆる制御レジ
スタ等のハードウェアとマイクロコンピュータ等のソフ
トウェアによって行われてきた。そこで使われる制御レ
ジスタ書き込み装置は、以前に書き込まれたデータとは
無関係に先ず全てのデータがレジスタに書き込まれ、も
しそのデータの範囲が制限もしくは限定される必要があ
る場合にはソフトウェア的な処理によって前記書き込ま
れたデータが有効か無効かの判断が行われてきた。
はもちろん、画像や映像等のマルチメディアを総合的に
ネットワーキングするISDN(Integrated Services D
igitalNetwork) が構築されつつある。ISDNは前述
のように様々な種類の情報を総合的にネットワーキング
するため、それらを通信する際、いわゆる通信プロトコ
ルとよばれる厳密な通信手順に従うことが必要である。
例えば、公衆網に接続されるISDN端末(ディジタル
電話機等)には前記通信プロトコルとしてIインターフ
ェイスが規定されている。このような通信プロトコトル
は一般に状態遷移形式で記述することが可能であり、あ
る状態iにおいて、その状態iで受付可能な情報(i
1 ,i 2 …i n )が与えられた時だけ、その情報に従
って次の状態iiへ、例えば情報i 1 ,i 2 …i n に対し
て状態ii1 ,ii2 …iin のように遷移する。従来、前述
したような状態遷移に対する制御は、いわゆる制御レジ
スタ等のハードウェアとマイクロコンピュータ等のソフ
トウェアによって行われてきた。そこで使われる制御レ
ジスタ書き込み装置は、以前に書き込まれたデータとは
無関係に先ず全てのデータがレジスタに書き込まれ、も
しそのデータの範囲が制限もしくは限定される必要があ
る場合にはソフトウェア的な処理によって前記書き込ま
れたデータが有効か無効かの判断が行われてきた。
【0003】前述した典型的な制御レジスタ書き込み装
置の従来構成例を図7に示す。図7において、制御レジ
スタ書き込み装置1は制御対象例えば通信コントローラ
やシーケンサー等を制御するいわゆる制御レジスタ部6
2と、外部からデータが制限なく書き込まれるデータラ
ッチ部61、そして前記データラッチ部61からの割り
込み等によって起動される前記書き込まれたデータの有
効/無効を判断する演算処理部(CPU)63、前記演
算処理部63の前記有効/無効の判断をするために使用
されるリードオンリメモリ(ROM)64及びランダム
アクセスメモリ(RAM)65等から構成される。前記
制御レジスタ書き込み装置1として、図における演算処
理部63,ROM64そしてRAM65は、例えばマイ
クロコンピュータをその書き込み制御のために専用に使
用されるか又は前記書き込み制御以外に他の処理も行う
汎用プロセッサ等の汎用制御部分が使用される。またR
OM64には、ある事象に対していかに状態が遷移する
かについてプログラムされるいわゆるROMテーブル等
が記憶され、またRAM65には以前に前記データラッ
チ部61に書き込まれたデータ等が記憶される。
置の従来構成例を図7に示す。図7において、制御レジ
スタ書き込み装置1は制御対象例えば通信コントローラ
やシーケンサー等を制御するいわゆる制御レジスタ部6
2と、外部からデータが制限なく書き込まれるデータラ
ッチ部61、そして前記データラッチ部61からの割り
込み等によって起動される前記書き込まれたデータの有
効/無効を判断する演算処理部(CPU)63、前記演
算処理部63の前記有効/無効の判断をするために使用
されるリードオンリメモリ(ROM)64及びランダム
アクセスメモリ(RAM)65等から構成される。前記
制御レジスタ書き込み装置1として、図における演算処
理部63,ROM64そしてRAM65は、例えばマイ
クロコンピュータをその書き込み制御のために専用に使
用されるか又は前記書き込み制御以外に他の処理も行う
汎用プロセッサ等の汎用制御部分が使用される。またR
OM64には、ある事象に対していかに状態が遷移する
かについてプログラムされるいわゆるROMテーブル等
が記憶され、またRAM65には以前に前記データラッ
チ部61に書き込まれたデータ等が記憶される。
【0004】演算処理部63は、前記データラッチ部6
1に新たにデータが書き込まれたとの情報、例えばデー
タラッチ部61からの書き込みフラグ等の割り込み起動
によりデータラッチ部61からそのデータを読出し、前
記ROM64のROMテーブルそして前記RAM65の
以前のデータとの比較等によってそのデータを有効もし
くは無効と判断する。そして、有効と判断した場合の
み、そのデータをあらためて前記制御レジスタ部62へ
書き込みその制御対象を制御する。無効の場合、演算処
理部63はその処理を終了し前記データラッチ部61へ
新たなデータが書き込まれるのを待つ。
1に新たにデータが書き込まれたとの情報、例えばデー
タラッチ部61からの書き込みフラグ等の割り込み起動
によりデータラッチ部61からそのデータを読出し、前
記ROM64のROMテーブルそして前記RAM65の
以前のデータとの比較等によってそのデータを有効もし
くは無効と判断する。そして、有効と判断した場合の
み、そのデータをあらためて前記制御レジスタ部62へ
書き込みその制御対象を制御する。無効の場合、演算処
理部63はその処理を終了し前記データラッチ部61へ
新たなデータが書き込まれるのを待つ。
【0005】
【発明が解決しようとする課題】しかしながら前述した
ように、従来の制御レジスタ書き込み装置1はソフトウ
ェアによって外部からのデータ書き込みの有効/無効を
判断処理させていたため、前記データラッチ部61へデ
ータが書き込まれてから制御レジスタ部62へプログラ
ム制御によって有効データが書き込まれるまでの処理時
間が長く、そのことがデータ通信等の高速処理が要求さ
れる分野において問題となっていた。また、前記ソフト
ウェア処理をする際に、上述のように高速処理を行うた
めに専門的なプログラマを確保する必要やそのプログラ
ム開発に要する期間及び費用等の負担も無視できない問
題となっていた。
ように、従来の制御レジスタ書き込み装置1はソフトウ
ェアによって外部からのデータ書き込みの有効/無効を
判断処理させていたため、前記データラッチ部61へデ
ータが書き込まれてから制御レジスタ部62へプログラ
ム制御によって有効データが書き込まれるまでの処理時
間が長く、そのことがデータ通信等の高速処理が要求さ
れる分野において問題となっていた。また、前記ソフト
ウェア処理をする際に、上述のように高速処理を行うた
めに専門的なプログラマを確保する必要やそのプログラ
ム開発に要する期間及び費用等の負担も無視できない問
題となっていた。
【0006】そこで本発明の目的は、前記問題点に鑑
み、従来ソフトウェアで処理してきた上述の書き込みデ
ータの有効/無効の判断を簡易で高速に処理可能なハー
ドウェアに置き換え、従来のソフトウェア処理による書
き込み処理能力の低下を解決せんとするものである。さ
らに本発明の目的は、前記ハードウェア化の際に、その
ハードウェアをできる限り簡易で且つ様々な用途に適用
可能な一般的な構成とすることによって、その開発期間
及び経費の負担等を大幅に低減させた制御レジスタ書き
込み装置を提供しようとするものである。
み、従来ソフトウェアで処理してきた上述の書き込みデ
ータの有効/無効の判断を簡易で高速に処理可能なハー
ドウェアに置き換え、従来のソフトウェア処理による書
き込み処理能力の低下を解決せんとするものである。さ
らに本発明の目的は、前記ハードウェア化の際に、その
ハードウェアをできる限り簡易で且つ様々な用途に適用
可能な一般的な構成とすることによって、その開発期間
及び経費の負担等を大幅に低減させた制御レジスタ書き
込み装置を提供しようとするものである。
【0007】
【課題を解決するための手段】図1は本発明による制御
レジスタ書き込み装置の原理説明図を示したものであ
る。図1に示すように本発明によれば、レジスタ手段2
と、前記レジスタ手段2に書き込まれるデータを識別し
前記データが前記レジスタ手段2に対して書き込み可能
と判断したときのみ書き込み信号を前記レジスタ手段2
に出力する書き込みデータ識別手段4、そして前記レジ
スタ手段2に書き込まれるデータから次に書き込み可能
なデータを決定し、その決定されたデータ以外の前記レ
ジスタ手段2に対する書き込みを禁止する禁止手段3を
具備する制御レジスタ書き込み装置が提供される。
レジスタ書き込み装置の原理説明図を示したものであ
る。図1に示すように本発明によれば、レジスタ手段2
と、前記レジスタ手段2に書き込まれるデータを識別し
前記データが前記レジスタ手段2に対して書き込み可能
と判断したときのみ書き込み信号を前記レジスタ手段2
に出力する書き込みデータ識別手段4、そして前記レジ
スタ手段2に書き込まれるデータから次に書き込み可能
なデータを決定し、その決定されたデータ以外の前記レ
ジスタ手段2に対する書き込みを禁止する禁止手段3を
具備する制御レジスタ書き込み装置が提供される。
【0008】また、前記禁止手段3による前記識別手段
5の選択的な指定の切り換えは、前記書き込みデータ識
別手段4による前記レジスタ手段2への前記データ書き
込み信号の出力終了の際に行われる。さらには、前記識
別手段5は個々に又はいくつかをまとめてブロック単位
として構成された複数の識別回路からなり、それらは前
記禁止手段3からのアドレス指定によって選択的に指定
される。なお前記禁止手段3は初期設定時において前記
複数の所定の識別手段5のうち特定の識別手段5を選択
するための初期設定手段を有する。
5の選択的な指定の切り換えは、前記書き込みデータ識
別手段4による前記レジスタ手段2への前記データ書き
込み信号の出力終了の際に行われる。さらには、前記識
別手段5は個々に又はいくつかをまとめてブロック単位
として構成された複数の識別回路からなり、それらは前
記禁止手段3からのアドレス指定によって選択的に指定
される。なお前記禁止手段3は初期設定時において前記
複数の所定の識別手段5のうち特定の識別手段5を選択
するための初期設定手段を有する。
【0009】
【作用】初期設定時、書き込みデータ識別手段4を所定
の初期状態とするために禁止手段3の初期設定手段は特
定の識別手段5を指定する。前記識別手段5によって有
効と判断されたデータは書き込みデータ識別手段4から
の書き込み信号W2によってレジスタ手段2に書き込ま
れる。次に、禁止手段3はそのデータから次に書き込め
るデータを判断して、そのデータが識別されるように書
き込みデータ識別手段4の所定の識別手段5を指定す
る。前記識別手段5の指定の変更は書き込みデータ識別
手段4によるレジスタ手段2へのデータ書き込み信号W
2の完了の際起動される。これによってデータがレジス
タ手段に確実に書き込まれる。
の初期状態とするために禁止手段3の初期設定手段は特
定の識別手段5を指定する。前記識別手段5によって有
効と判断されたデータは書き込みデータ識別手段4から
の書き込み信号W2によってレジスタ手段2に書き込ま
れる。次に、禁止手段3はそのデータから次に書き込め
るデータを判断して、そのデータが識別されるように書
き込みデータ識別手段4の所定の識別手段5を指定す
る。前記識別手段5の指定の変更は書き込みデータ識別
手段4によるレジスタ手段2へのデータ書き込み信号W
2の完了の際起動される。これによってデータがレジス
タ手段に確実に書き込まれる。
【0010】新たな所定の識別手段5を指定された書き
込みデータ識別手段4は、前記識別手段5によって次に
受信されるデータの識別を行いデーターの有効/無効を
判断し、それが有効な場合は前述した動作を繰り返す。
もし、データが無効の場合はレジスタ手段2へ前記書き
込み信号W2を出力せず、さらに禁止手段3による前記
識別手段5の変更も行われない。従って、書き込みデー
タ識別手段4は現状のままで有効データの書き込みを待
つ。上記のような識別手段5の切り換え操作によって、
シーケンス制御やプロトコルの状態制御制御等が高速に
実現される。また前記複数の識別手段5をブロック単位
として指定すれば複数の条件の一つに適合する場合のよ
うな複雑なシーケンスや状態制御等が可能になる。
込みデータ識別手段4は、前記識別手段5によって次に
受信されるデータの識別を行いデーターの有効/無効を
判断し、それが有効な場合は前述した動作を繰り返す。
もし、データが無効の場合はレジスタ手段2へ前記書き
込み信号W2を出力せず、さらに禁止手段3による前記
識別手段5の変更も行われない。従って、書き込みデー
タ識別手段4は現状のままで有効データの書き込みを待
つ。上記のような識別手段5の切り換え操作によって、
シーケンス制御やプロトコルの状態制御制御等が高速に
実現される。また前記複数の識別手段5をブロック単位
として指定すれば複数の条件の一つに適合する場合のよ
うな複雑なシーケンスや状態制御等が可能になる。
【0011】
【実施例】図2は本発明による制御レジスタ書き込み装
置1の一実施例を示したものである。なお、図1の本発
明との関係では制御レジスタ部20は前記レジスタ手段
2と、識別回路切り換え制御部30は前記禁止手段3
と、そして書き込みデータ識別部40は前記書き込みデ
ータ識別手段4とそれぞれ対応する。図2において、制
御レジスタ部20の制御レジスタ21には制御レジスタ
部20が制御対象を制御するためのデータDが書き込ま
れる。識別回路切り換え制御部30の初期設定指示回路
33は、装置1の初期設定時から最初の前記データDが
前記制御レジスタ部20へ書き込まれるまでの間だけ機
能し、回路切り換え指定アドレスAによって,例えば図
に示す8個の識別回路a〜h41〜48のいずれか一つ
を指定する3ビットのアドレスA0〜A2によって初期
設定用の識別回路a41を指定する。回路切り換えアド
レス算出回路31は、前記制御レジスタ部20に書き込
まれたデータDから前記識別回路41〜48のいずれか
一つを指定する前記アドレスA(A0〜A2)を算出し
出力する。回路切り換え指示回路32は前記回路切り換
えアドレス算出回路31から与えられたアドレス情報
(A0〜A2)を書き込み信号W2の書き込み動作が完
了した際にデコーダ49へ出力する。
置1の一実施例を示したものである。なお、図1の本発
明との関係では制御レジスタ部20は前記レジスタ手段
2と、識別回路切り換え制御部30は前記禁止手段3
と、そして書き込みデータ識別部40は前記書き込みデ
ータ識別手段4とそれぞれ対応する。図2において、制
御レジスタ部20の制御レジスタ21には制御レジスタ
部20が制御対象を制御するためのデータDが書き込ま
れる。識別回路切り換え制御部30の初期設定指示回路
33は、装置1の初期設定時から最初の前記データDが
前記制御レジスタ部20へ書き込まれるまでの間だけ機
能し、回路切り換え指定アドレスAによって,例えば図
に示す8個の識別回路a〜h41〜48のいずれか一つ
を指定する3ビットのアドレスA0〜A2によって初期
設定用の識別回路a41を指定する。回路切り換えアド
レス算出回路31は、前記制御レジスタ部20に書き込
まれたデータDから前記識別回路41〜48のいずれか
一つを指定する前記アドレスA(A0〜A2)を算出し
出力する。回路切り換え指示回路32は前記回路切り換
えアドレス算出回路31から与えられたアドレス情報
(A0〜A2)を書き込み信号W2の書き込み動作が完
了した際にデコーダ49へ出力する。
【0012】書き込みデータ識別部40のデコーダ49
は前記回路切り換え指示回路32から与えられた回路切
り換え指定アドレスA(A0〜A2)をデコードするこ
とによって前記識別回路41〜48のいずれか一つを指
定する。識別回路a〜h41〜48は前記制御レジスタ
21に書き込まれるデータDを識別し、その書き込みの
有効/無効を判断するためのものであり、各識別回路4
1〜48はそれに対して識別指定されたデータDもしく
はデータ群(複数の異なるデータDの組)を有効データ
Dとして識別する。書き込み信号発生回路50は前記識
別回路41〜48のいずれか一つから前記有効データD
が識別され検出された場合に、そのデータDを前記制御
レジスタ21へ書き込むため外部から与えられた書き込
み信号W1から新たな書き込み信号W2を作成し出力す
るためのものである。
は前記回路切り換え指示回路32から与えられた回路切
り換え指定アドレスA(A0〜A2)をデコードするこ
とによって前記識別回路41〜48のいずれか一つを指
定する。識別回路a〜h41〜48は前記制御レジスタ
21に書き込まれるデータDを識別し、その書き込みの
有効/無効を判断するためのものであり、各識別回路4
1〜48はそれに対して識別指定されたデータDもしく
はデータ群(複数の異なるデータDの組)を有効データ
Dとして識別する。書き込み信号発生回路50は前記識
別回路41〜48のいずれか一つから前記有効データD
が識別され検出された場合に、そのデータDを前記制御
レジスタ21へ書き込むため外部から与えられた書き込
み信号W1から新たな書き込み信号W2を作成し出力す
るためのものである。
【0013】図3には図2の制御レジスタ書き込み装置
1の状態遷移の一例が示されている。図3において、現
在の制御状態は図の左右方向に示された8つの状態a〜
hの中の一つ例えば状態cとして示される。図の上下方
向にはこれらの各状態a〜hに対して発生しうる8つの
事象1〜8が記されている。これらの事象1〜8の内い
ずれか一つが発生することによって、例えば前記現在の
状態がcの場合には、有効なものとして判断される事象
1,2そして4のいずれか一つが発生することによって
事象1の発生に対しては次の状態aへ、事象2の発生に
対しては次の状態bへ、そして事象4の発生に対しては
次の状態dへと状態が遷移する。なお×印と対応する事
象の発生は前記各状態a〜hにおいて状態遷移が行なわ
れず無効なものとして判断される。これらの各状態a〜
hに対する前記各事象1〜8の有効(状態遷移先が記載
されている事象)、又は無効(前記×印が記載された事
象)を決定するのが図2で示した回路切り換えアドレス
算出回路31であり、それを実行するのが前記回路切り
換えアドレス算出回路31によって指定される識別回路
a〜h41〜48のいずれか一つである。なお、前記各
事象1〜8は本発明による制御レジスタ書き込み装置1
に書き込まれるデータDそのものであり、例えば、3ビ
ットのデータD0〜D2の組み合わせによってデータD
1〜データD8を指定し、それを前記各事象1〜8と一
対一に対応させることができる(例えば、事象1はデー
タD1にそして事象5はデータD5等)。
1の状態遷移の一例が示されている。図3において、現
在の制御状態は図の左右方向に示された8つの状態a〜
hの中の一つ例えば状態cとして示される。図の上下方
向にはこれらの各状態a〜hに対して発生しうる8つの
事象1〜8が記されている。これらの事象1〜8の内い
ずれか一つが発生することによって、例えば前記現在の
状態がcの場合には、有効なものとして判断される事象
1,2そして4のいずれか一つが発生することによって
事象1の発生に対しては次の状態aへ、事象2の発生に
対しては次の状態bへ、そして事象4の発生に対しては
次の状態dへと状態が遷移する。なお×印と対応する事
象の発生は前記各状態a〜hにおいて状態遷移が行なわ
れず無効なものとして判断される。これらの各状態a〜
hに対する前記各事象1〜8の有効(状態遷移先が記載
されている事象)、又は無効(前記×印が記載された事
象)を決定するのが図2で示した回路切り換えアドレス
算出回路31であり、それを実行するのが前記回路切り
換えアドレス算出回路31によって指定される識別回路
a〜h41〜48のいずれか一つである。なお、前記各
事象1〜8は本発明による制御レジスタ書き込み装置1
に書き込まれるデータDそのものであり、例えば、3ビ
ットのデータD0〜D2の組み合わせによってデータD
1〜データD8を指定し、それを前記各事象1〜8と一
対一に対応させることができる(例えば、事象1はデー
タD1にそして事象5はデータD5等)。
【0014】次に、図2と図3を用いて本発明の実施例
の動作を説明する。図2において、装置が立ち上げられ
ると装置立ち上げ時、すなわち初期設定時に初期設定指
示回路33によりデコーダ49から初期設定用の識別回
路a41(状態a)が指定される。図3で状態aが示す
ようにこの状態aでは全ての事象が前記識別回路41に
よって有効とされる。
の動作を説明する。図2において、装置が立ち上げられ
ると装置立ち上げ時、すなわち初期設定時に初期設定指
示回路33によりデコーダ49から初期設定用の識別回
路a41(状態a)が指定される。図3で状態aが示す
ようにこの状態aでは全ての事象が前記識別回路41に
よって有効とされる。
【0015】このとき図3で事象5(データD5)が発
生した場合、識別回路41は前記書き込み信号発生回路
50へ書き込み指示をだし、書き込み信号発生回路50
は書き込み信号W2をアクティブ状態としてデータD5
を制御レジスタ21へ書き込む。また同時に、回路切り
換えアドレス算出回路31に入力されたデータD5か
ら、回路切り換えアドレス算出回路31は次の状態eを
決定しその状態で受付が可能な事象1,4,7つまりデ
ータD1,D4,D7だけを有効データDとする識別回
路e45のアドレスを算出し出力する。この識別回路4
5のアドレス情報を受け取った回路切り換え指示回路3
2は、データD5が制御レジスタ11に確実に書き込ま
れたことを書き込み信号W2のアクティブ状態からイン
アクティブ状態に変化したこと、つまり書き込み動作の
終了を検知してデコーダ49へ回路切り換え指定アドレ
スAを出力する。デコーダ49はそのアドレスから次の
識別回路45を指定する。識別回路45はデータD1,
D4,D7だけを次に書き込むデータDとして識別す
る。以上のように、図2の制御レジスタ書き込み装置1
は図3の状態遷移図に従って動作する。
生した場合、識別回路41は前記書き込み信号発生回路
50へ書き込み指示をだし、書き込み信号発生回路50
は書き込み信号W2をアクティブ状態としてデータD5
を制御レジスタ21へ書き込む。また同時に、回路切り
換えアドレス算出回路31に入力されたデータD5か
ら、回路切り換えアドレス算出回路31は次の状態eを
決定しその状態で受付が可能な事象1,4,7つまりデ
ータD1,D4,D7だけを有効データDとする識別回
路e45のアドレスを算出し出力する。この識別回路4
5のアドレス情報を受け取った回路切り換え指示回路3
2は、データD5が制御レジスタ11に確実に書き込ま
れたことを書き込み信号W2のアクティブ状態からイン
アクティブ状態に変化したこと、つまり書き込み動作の
終了を検知してデコーダ49へ回路切り換え指定アドレ
スAを出力する。デコーダ49はそのアドレスから次の
識別回路45を指定する。識別回路45はデータD1,
D4,D7だけを次に書き込むデータDとして識別す
る。以上のように、図2の制御レジスタ書き込み装置1
は図3の状態遷移図に従って動作する。
【0016】図4と図5には前述した実施例の具体的な
回路構成例が示されている。また図6にはその具体的な
回路構成例の主要な動作タイミングが示されている。以
下ではこれらについて説明する。図4において、点線で
囲まれた各ブロック20,30そして40はそれぞれ図
2の制御レジスタ部20、識別回路切り換え制御部30
そして書き込みデータ識別部40に対応するものとして
同一符号が付されている。この具体回路ではデータDを
前述した図3の8つの事象1〜8に対応させるため3ビ
ット(D0〜D2)を与え、事象1から事象8の各々に
対してデータD1(000)、データD2(001)・
・・データD8(111)を割りつけている。また図3
の8つの各状態a〜hに対する識別回路a〜hの回路切
り換え指定アドレスAとして同様に3ビット(A0〜A
2)を与え、識別回路aから識別回路hまで指定アドレ
スa(000)、指定アドレスb(000)・・・指定
アドレスh(111)を割りつけている。
回路構成例が示されている。また図6にはその具体的な
回路構成例の主要な動作タイミングが示されている。以
下ではこれらについて説明する。図4において、点線で
囲まれた各ブロック20,30そして40はそれぞれ図
2の制御レジスタ部20、識別回路切り換え制御部30
そして書き込みデータ識別部40に対応するものとして
同一符号が付されている。この具体回路ではデータDを
前述した図3の8つの事象1〜8に対応させるため3ビ
ット(D0〜D2)を与え、事象1から事象8の各々に
対してデータD1(000)、データD2(001)・
・・データD8(111)を割りつけている。また図3
の8つの各状態a〜hに対する識別回路a〜hの回路切
り換え指定アドレスAとして同様に3ビット(A0〜A
2)を与え、識別回路aから識別回路hまで指定アドレ
スa(000)、指定アドレスb(000)・・・指定
アドレスh(111)を割りつけている。
【0017】制御レジスタ部20は3ビットのDフリッ
プフロップ101といわゆる3−8デコーダ102から
構成されている。Dフリップフロップ101は図2にお
ける制御レジスタ21に相当しこれに書き込まれたデー
タDは後段のデコーダ102を介して制御対象を制御す
る。識別切り換え制御部30は前記制御レジスタ部20
で使われる3ビットのDフリップフロップ101と同じ
3ビットのDフリップフロップ100が使われている。
図2との対応関係でいえば、Dフリップフロップ100
のリセット回路部分(リセット入力;R端子)が図2の
初期設定指示回路33に相当し、クロック入力の立ち上
がりエッジによるD入力データのラッチ回路部分が図2
の回路切り換え指示回路32に相当し、そして外部から
のデータDが接続される入力部分が図2の回路切り換え
アドレス算出回路31に相当する。
プフロップ101といわゆる3−8デコーダ102から
構成されている。Dフリップフロップ101は図2にお
ける制御レジスタ21に相当しこれに書き込まれたデー
タDは後段のデコーダ102を介して制御対象を制御す
る。識別切り換え制御部30は前記制御レジスタ部20
で使われる3ビットのDフリップフロップ101と同じ
3ビットのDフリップフロップ100が使われている。
図2との対応関係でいえば、Dフリップフロップ100
のリセット回路部分(リセット入力;R端子)が図2の
初期設定指示回路33に相当し、クロック入力の立ち上
がりエッジによるD入力データのラッチ回路部分が図2
の回路切り換え指示回路32に相当し、そして外部から
のデータDが接続される入力部分が図2の回路切り換え
アドレス算出回路31に相当する。
【0018】なお、この具体回路では実際にはアドレス
算出を行っていないが、図3の状態遷移図に対して、本
回路の指定アドレスA(A0〜A2)の割りつけと事象
に対するデータD(D0〜D2)の割りつけが、Dフリ
ップフロップ100に入力されたデータDがそのままD
フリップフロップ100の出力から指定アドレスAとな
って出力されるように構成されているためである。例え
ば、図3において事象7のデータD7(110)は状態
gへの遷移信号であり、状態gでは識別回路gが指定さ
れその指定アドレスgは(110)である。従ってデー
タDと識別回路の指定アドレスが一致しており他も同様
である。なお、さらに複雑な状態遷移を行う場合には図
2の回路切り換えアドレス算出回路31が別個に必要な
ことはいうまでもない。
算出を行っていないが、図3の状態遷移図に対して、本
回路の指定アドレスA(A0〜A2)の割りつけと事象
に対するデータD(D0〜D2)の割りつけが、Dフリ
ップフロップ100に入力されたデータDがそのままD
フリップフロップ100の出力から指定アドレスAとな
って出力されるように構成されているためである。例え
ば、図3において事象7のデータD7(110)は状態
gへの遷移信号であり、状態gでは識別回路gが指定さ
れその指定アドレスgは(110)である。従ってデー
タDと識別回路の指定アドレスが一致しており他も同様
である。なお、さらに複雑な状態遷移を行う場合には図
2の回路切り換えアドレス算出回路31が別個に必要な
ことはいうまでもない。
【0019】書き込みデータ識別部40の具体的回路は
図5に示されている。なお図5における点線で囲まれた
部分は図2の書き込みデータ識別部40の中の各ブロッ
クに対応するブロックとして同一符号が付されている。
図5において、初期設定時は図4に示すように前記Dフ
リップフロップ100はリセットされその出力、すなわ
ち回路切り換え指定アドレスA(A0〜A2)はA(0
00)となる。この場合、3−8デコーダ103(図2
の49と対応)の出力(1を出力)は図で識別回路a4
1を指定する。識別回路41はインバータ104からな
り前記指定時に出力は反転されて0になる。その出力は
次段のORゲートを構成する4入力NAND回路113
の一つの入力端子へ与えられその出力を1にする。さら
にその出力1は次段のORゲートを構成する2入力NO
R回路115の一方の入力に与えられその出力を0にす
る。
図5に示されている。なお図5における点線で囲まれた
部分は図2の書き込みデータ識別部40の中の各ブロッ
クに対応するブロックとして同一符号が付されている。
図5において、初期設定時は図4に示すように前記Dフ
リップフロップ100はリセットされその出力、すなわ
ち回路切り換え指定アドレスA(A0〜A2)はA(0
00)となる。この場合、3−8デコーダ103(図2
の49と対応)の出力(1を出力)は図で識別回路a4
1を指定する。識別回路41はインバータ104からな
り前記指定時に出力は反転されて0になる。その出力は
次段のORゲートを構成する4入力NAND回路113
の一つの入力端子へ与えられその出力を1にする。さら
にその出力1は次段のORゲートを構成する2入力NO
R回路115の一方の入力に与えられその出力を0にす
る。
【0020】その出力はANDゲートを構成する2入力
NOR回路116の一方の入力端子に与えられその他方
の入力端子には外部から本発明の装置に対する書き込み
信号W1が入力される。この書き込み信号W1はアクテ
ィブローの書き込み信号であり、従って前記NOR回路
116の出力からは信号W1の反転出力が与えられそれ
はさらにインバータ117によって反転され結果として
書き込み信号W1と同一波形の書き込み信号W2が得ら
れる。このように識別回路a41が指定されたときは全
てのデータDが前記制御レジスタ101(図4)に書き
込まれ、このことは図3の状態aを実現する。
NOR回路116の一方の入力端子に与えられその他方
の入力端子には外部から本発明の装置に対する書き込み
信号W1が入力される。この書き込み信号W1はアクテ
ィブローの書き込み信号であり、従って前記NOR回路
116の出力からは信号W1の反転出力が与えられそれ
はさらにインバータ117によって反転され結果として
書き込み信号W1と同一波形の書き込み信号W2が得ら
れる。このように識別回路a41が指定されたときは全
てのデータDが前記制御レジスタ101(図4)に書き
込まれ、このことは図3の状態aを実現する。
【0021】次に、この状態aで事象5(データD5
(100))が制御レジスタ101へ書き込まれると、
図4の識別切り換え制御部30のDフリップフロップ1
00にも前記書き込み信号W2の立ち上がりエッジ(書
き込み信号W2のアクティブ状態からインアクティブ状
態への変化に相当)によって同じデータが書き込まれ
る。従って、前記書き込み信号W2の立ち上がりエッジ
に同期して(書き込み信号W2の書き込み終了後)回路
切り換え指定アドレスAは(100)となりデコーダ1
03は次に識別回路e45を指定し2入力NAND回路
112の一方の端子に識別回路45のイネーブル信号を
与える。
(100))が制御レジスタ101へ書き込まれると、
図4の識別切り換え制御部30のDフリップフロップ1
00にも前記書き込み信号W2の立ち上がりエッジ(書
き込み信号W2のアクティブ状態からインアクティブ状
態への変化に相当)によって同じデータが書き込まれ
る。従って、前記書き込み信号W2の立ち上がりエッジ
に同期して(書き込み信号W2の書き込み終了後)回路
切り換え指定アドレスAは(100)となりデコーダ1
03は次に識別回路e45を指定し2入力NAND回路
112の一方の端子に識別回路45のイネーブル信号を
与える。
【0022】識別回路45は図に示すように3個の3入
力NAND回路108〜110からなる一致検出回路に
より、データDがデータD1(000)、データD4
(011)そしてデータD7(110)、すなわち事象
1,4,7が発生した時のみ前記3入力NAND回路1
08〜110のいずれか一つが0となりその出力はOR
ゲートを構成する次段の3入力NAND回路111に入
力され1を出力させる。この出力は前記2入力NAND
回路112の他方の入力端子に与えられ、そして前記識
別回路45のイネーブル信号とANDがとられて2入力
NAND回路112からは0が出力される。これ以降は
前述した識別回路a41の場合と同様であり、従って前
記3つの事象1,4そして7が発生した場合のみ前記書
き込み信号W2が発生しそのデータD1,D4そしてD
7のいずれか一つが前述と同様に書き込まれそしてその
書き込まれたデータDに従って次の状態へと遷移するこ
とになる。これは図3の状態eを実現するものである。
力NAND回路108〜110からなる一致検出回路に
より、データDがデータD1(000)、データD4
(011)そしてデータD7(110)、すなわち事象
1,4,7が発生した時のみ前記3入力NAND回路1
08〜110のいずれか一つが0となりその出力はOR
ゲートを構成する次段の3入力NAND回路111に入
力され1を出力させる。この出力は前記2入力NAND
回路112の他方の入力端子に与えられ、そして前記識
別回路45のイネーブル信号とANDがとられて2入力
NAND回路112からは0が出力される。これ以降は
前述した識別回路a41の場合と同様であり、従って前
記3つの事象1,4そして7が発生した場合のみ前記書
き込み信号W2が発生しそのデータD1,D4そしてD
7のいずれか一つが前述と同様に書き込まれそしてその
書き込まれたデータDに従って次の状態へと遷移するこ
とになる。これは図3の状態eを実現するものである。
【0023】図6は、図4と図5で述べた動作をタイミ
ング図として描いたものである。なおD・C(don't car
e)は不定状態を示している。図において、リセット信号
が1になることによって初期設定がなされ識別回路a及
び状態aが指定される。次に事象5が書き込まれると書
き込み信号W1とW2の双方が出力されその立ち上がり
エッジで識別回路、及び状態はeに遷移する。状態eに
おいて次に事象2が発生しても図3に示すように前記×
印のため識別回路eで一致検出されず、従って書き込み
信号W2は出力されず状態遷移は起こらない。その後、
事象4が発生すると図3に従って識別回路、及び状態は
dに遷移する。
ング図として描いたものである。なおD・C(don't car
e)は不定状態を示している。図において、リセット信号
が1になることによって初期設定がなされ識別回路a及
び状態aが指定される。次に事象5が書き込まれると書
き込み信号W1とW2の双方が出力されその立ち上がり
エッジで識別回路、及び状態はeに遷移する。状態eに
おいて次に事象2が発生しても図3に示すように前記×
印のため識別回路eで一致検出されず、従って書き込み
信号W2は出力されず状態遷移は起こらない。その後、
事象4が発生すると図3に従って識別回路、及び状態は
dに遷移する。
【0024】
【発明の効果】以上述べたように、本発明によれば従来
ソフトウェアで処理してきたレジスタに対する書き込み
データの有効/無効の判断を簡易で高速な本発明による
ハードウェア処理によって行い、従ってソフトウェアに
よる書き込み制御で生じていた書き込み処理速度の低下
が防止され、特に書き込まれたデータから次に書き込め
るデータが予め限定されるような高速シーケンス制御や
状態遷移制御に対してその効果は大である。
ソフトウェアで処理してきたレジスタに対する書き込み
データの有効/無効の判断を簡易で高速な本発明による
ハードウェア処理によって行い、従ってソフトウェアに
よる書き込み制御で生じていた書き込み処理速度の低下
が防止され、特に書き込まれたデータから次に書き込め
るデータが予め限定されるような高速シーケンス制御や
状態遷移制御に対してその効果は大である。
【0025】また、シーケンス制御やプロトコル制御の
ためのソフトウェアのうち、特に高速書き込み処理の部
分を本発明に置き換えることによって、ソフトウェア設
計における制約条件等が緩和され、柔軟で開発期間の短
縮されたソフトウェア開発が可能となる。さらに本発明
によるハードウェアは簡易で且つ様々な用途に適合する
よう構成されているため各用途における装置の開発期間
及び経費を著しく低減させた制御レジスタ書き込み装置
が提供可能である。
ためのソフトウェアのうち、特に高速書き込み処理の部
分を本発明に置き換えることによって、ソフトウェア設
計における制約条件等が緩和され、柔軟で開発期間の短
縮されたソフトウェア開発が可能となる。さらに本発明
によるハードウェアは簡易で且つ様々な用途に適合する
よう構成されているため各用途における装置の開発期間
及び経費を著しく低減させた制御レジスタ書き込み装置
が提供可能である。
【図1】本発明の原理構成を示すブロック図である。
【図2】本発明による一実施例を示すブロック図であ
る。
る。
【図3】図2の回路の状態遷移例を示す状態遷移図であ
る。
る。
【図4】図2の具体的回路構成例(1)を示す回路図で
ある。
ある。
【図5】図2の具体的回路構成例(2)を示す回路図で
ある。
ある。
【図6】具体的回路構成例のタイミング図である。
【図7】従来の制御レジスタ書き込み装置を示すブロッ
ク図である。
ク図である。
1…制御レジスタ書き込み装置 2…レジスタ手段 3…禁止手段 4…書き込みデータ識別手段 5…所定の識別手段 20,62…制御レジスタ部 21…制御レジスタ 30…識別回路切り換え制御部 31…回路切り換えアドレス算出回路 32…回路切り換え指示回路 33…初期設定指示回路 40…書き込みデータ識別部 41〜48…識別回路(a〜h) 49…デコーダ 50…書き込み信号発生回路 61…データラッチ部 63…演算処理部 64…リードオンリメモリ 65…ランダムアクセスメモリ 100,101…Dタイプフリップフロップ 102103…デコーダ W1…レジスタ書き込み信号 W2…制御レジスタへの書き込み信号 A…回路切り換え指定アドレス D…データ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 9/30 - 9/355 G06F 12/14 G05B 23/00 - 23/02 G06F 7/00
Claims (4)
- 【請求項1】 レジスタ手段と、 前記レジスタ手段に書き込まれるデータを識別し、次に
書き込み可能なデータを識別する識別回路切り換え制御
部と、 前記識別回路切り換え制御部からの識別結果に基づき、
前記書き込み可能なデータに対するデータ書き込み信号
を前記レジスタ手段に出力する書き込みデータ識別部
と、 を有することを特徴とする制御レジスタ書き込み装置。 - 【請求項2】 前記識別回路切り換え制御部は、前記デ
ータ書き込み信号の出力終了時に次に書き込み可能なデ
ータの識別結果を前記書き込みデータ識別部に供給す
る、請求項1に記載の制御レジスタ書き込み装置。 - 【請求項3】 前記書き込みデータ識別部は、複数の識
別回路から構成され、前記識別結果に基づいて該複数の
識別回路から前記書き込み可能なデータの識別回路を選
択する、請求項1又は2に記載の制御レジスタ書き込み
装置。 - 【請求項4】 前記識別回路切り換え制御部は、初期設
定時において前記複数の識別回路から特定の識別回路を
選択する初期設定手段を有する、請求項3に記載の制御
レジスタ書き込み装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01665592A JP3221904B2 (ja) | 1992-01-31 | 1992-01-31 | 制御レジスタ書き込み装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01665592A JP3221904B2 (ja) | 1992-01-31 | 1992-01-31 | 制御レジスタ書き込み装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05210499A JPH05210499A (ja) | 1993-08-20 |
JP3221904B2 true JP3221904B2 (ja) | 2001-10-22 |
Family
ID=11922362
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01665592A Expired - Fee Related JP3221904B2 (ja) | 1992-01-31 | 1992-01-31 | 制御レジスタ書き込み装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3221904B2 (ja) |
-
1992
- 1992-01-31 JP JP01665592A patent/JP3221904B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05210499A (ja) | 1993-08-20 |
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Legal Events
Date | Code | Title | Description |
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