JPH04369064A - 割込処理制御方法及びその装置 - Google Patents
割込処理制御方法及びその装置Info
- Publication number
- JPH04369064A JPH04369064A JP14577191A JP14577191A JPH04369064A JP H04369064 A JPH04369064 A JP H04369064A JP 14577191 A JP14577191 A JP 14577191A JP 14577191 A JP14577191 A JP 14577191A JP H04369064 A JPH04369064 A JP H04369064A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- signal
- circuit
- interrupt request
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims description 13
- 230000008859 change Effects 0.000 claims description 14
- 238000012790 confirmation Methods 0.000 claims description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、周辺機器からコンピュ
ータの中央処理装置（ＣＰＵという）へ割込処理を要求
する際の割込処理制御方法及びその装置に関し、さらに
詳しくは、特に割込要求が多い場合に、割込受付処理を
高速化すると共に、各割込要求要因間における割込優先
順位の変更を可能とした割込処理制御方法及びその装置
に関する。
ータの中央処理装置（ＣＰＵという）へ割込処理を要求
する際の割込処理制御方法及びその装置に関し、さらに
詳しくは、特に割込要求が多い場合に、割込受付処理を
高速化すると共に、各割込要求要因間における割込優先
順位の変更を可能とした割込処理制御方法及びその装置
に関する。
【０００２】
【従来の技術】割込処理受付用として専用のＩＣ（例え
ば、シグネティクスのＳＣＢ ６８１５４，ＳＣＢ
６８１５５ 参考文献マイクロプロセッサデータマ
ニュアル 日本フィリィプス株式会社フィッリィプス
電子部品事業部）を用いる場合、割込要求線が７本また
は１４本と限定されており、これ以上の要求に対処する
ためには、デイジーチェイン方式が使用されていた。
ば、シグネティクスのＳＣＢ ６８１５４，ＳＣＢ
６８１５５ 参考文献マイクロプロセッサデータマ
ニュアル 日本フィリィプス株式会社フィッリィプス
電子部品事業部）を用いる場合、割込要求線が７本また
は１４本と限定されており、これ以上の要求に対処する
ためには、デイジーチェイン方式が使用されていた。
【０００３】また、多数の割込処理要求を満足させるた
めには、特公昭６０−４６７４８号公報に開示されてい
るように、割込要求線を１本にして、割込要因をレジス
タに記録しておきＣＰＵが割込を認識した後に割込要因
をレジスタから探し出す割込処理方式がある。
めには、特公昭６０−４６７４８号公報に開示されてい
るように、割込要求線を１本にして、割込要因をレジス
タに記録しておきＣＰＵが割込を認識した後に割込要因
をレジスタから探し出す割込処理方式がある。
【０００４】
【発明が解決しようとする課題】周辺機器からコンピュ
ータのＣＰＵへ割込処理を要求する場合、ａ 専用の
ＩＣを用いると、受付けられる割込要求の数が限定され
るという問題があった。 ｂ 割込要求の数を多くするために、デイジーチェイ
ン方式を採用すると、デイジーチェインで構成された部
分の優先順位が変更できないという問題があった。
ータのＣＰＵへ割込処理を要求する場合、ａ 専用の
ＩＣを用いると、受付けられる割込要求の数が限定され
るという問題があった。 ｂ 割込要求の数を多くするために、デイジーチェイ
ン方式を採用すると、デイジーチェインで構成された部
分の優先順位が変更できないという問題があった。
【０００５】ｃ 割込処理要求の多数化に対応するた
めに、特公昭６０−４６７４８号公報のように、割込要
求線を１本にしてレジスタにより割込要求元を探す場合
は、割込優先順位の変更は可能となるが、割込優先順位
をソフトウェアで判定する必要があるため、そのステッ
プ数からその応答に処理時間を要するという問題、すな
わち、割込処理に移行するまでの時間が或は次の割込を
受付処理するまでに時間がかかるという問題があった。
めに、特公昭６０−４６７４８号公報のように、割込要
求線を１本にしてレジスタにより割込要求元を探す場合
は、割込優先順位の変更は可能となるが、割込優先順位
をソフトウェアで判定する必要があるため、そのステッ
プ数からその応答に処理時間を要するという問題、すな
わち、割込処理に移行するまでの時間が或は次の割込を
受付処理するまでに時間がかかるという問題があった。
【０００６】本発明は、上述の問題点を解決して、割込
要求が多い場合に割込受付処理を高速化すると共に、各
割込要求要因間における割込優先順位の変更を可能とし
た割込処理制御方法及びその装置を提供することを課題
とするものである。
要求が多い場合に割込受付処理を高速化すると共に、各
割込要求要因間における割込優先順位の変更を可能とし
た割込処理制御方法及びその装置を提供することを課題
とするものである。
【０００７】
【課題を解決するための手段】本発明は上述の問題を解
決するものであり、次の方法及び技術手段を採った。す
なわち、（１）方法発明は、割込要求信号のそれぞれを
各レジスタに記録しておき、該各レジスタに記録されて
いる割込要求信号と割込優先順位変更信号とから、プロ
グラム可能な論理素子を用いて現時点における最優先割
込要求信号を判定して中央処理装置に入力すると共に、
該最優先割込要求信号の割込要因を示す割込ベクトル情
報を生成し該中央処理装置に入力して該中央処理装置に
割込処理を求め、次いで該最優先割込要求信号が記録さ
れていたレジスタの内容を消去することを特徴とする割
込処理制御方法である。
決するものであり、次の方法及び技術手段を採った。す
なわち、（１）方法発明は、割込要求信号のそれぞれを
各レジスタに記録しておき、該各レジスタに記録されて
いる割込要求信号と割込優先順位変更信号とから、プロ
グラム可能な論理素子を用いて現時点における最優先割
込要求信号を判定して中央処理装置に入力すると共に、
該最優先割込要求信号の割込要因を示す割込ベクトル情
報を生成し該中央処理装置に入力して該中央処理装置に
割込処理を求め、次いで該最優先割込要求信号が記録さ
れていたレジスタの内容を消去することを特徴とする割
込処理制御方法である。
【０００８】（２）装置発明は、ア 所定数の割込要
求信号のそれぞれを記録するレジスタと、イ 各レジ
スタの割込要求信号及び割込優先順位変更信号から最優
先割込要求信号を決定し中央処理装置に入力するプログ
ラム可能な論理素子からなる優先順位判定回路と、ウ
判定回路の出力信号から最優先割込要求信号の割込要
因に対応するベクトル情報を生成して中央処理装置に入
力するベクトル生成回路と、エ ベクトル生成回路の
出力信号を変換し最優先割込要求信号が記録されていた
レジスタの内容を消去する割込要求確認信号生成回路と
からなることを特徴とする割込処理制御装置である。
求信号のそれぞれを記録するレジスタと、イ 各レジ
スタの割込要求信号及び割込優先順位変更信号から最優
先割込要求信号を決定し中央処理装置に入力するプログ
ラム可能な論理素子からなる優先順位判定回路と、ウ
判定回路の出力信号から最優先割込要求信号の割込要
因に対応するベクトル情報を生成して中央処理装置に入
力するベクトル生成回路と、エ ベクトル生成回路の
出力信号を変換し最優先割込要求信号が記録されていた
レジスタの内容を消去する割込要求確認信号生成回路と
からなることを特徴とする割込処理制御装置である。
【０００９】判定回路の出力信号が、ベクトル生成回路
を経由して要求確認信号生成回路に入力されることに代
えて、直接に割込要求確認信号生成回路に入力されるよ
うに構成することができる。さらに、各レジスタの入力
側に割込要求高低信号をパルスに変換するパルス変換回
路を設けると共に、優先順位判定回路と、中央処理装置
及びベクトル生成回路間に優先順位判定回路の出力信号
をシステムクロックに同期させる同期回路を設けてもよ
い。
を経由して要求確認信号生成回路に入力されることに代
えて、直接に割込要求確認信号生成回路に入力されるよ
うに構成することができる。さらに、各レジスタの入力
側に割込要求高低信号をパルスに変換するパルス変換回
路を設けると共に、優先順位判定回路と、中央処理装置
及びベクトル生成回路間に優先順位判定回路の出力信号
をシステムクロックに同期させる同期回路を設けてもよ
い。
【００１０】
【作用】本発明は上述のように構成されているので、（
１） 各レジスタを、受付られる割込処理本数に応じた
構成にすることにより対応できる。すなわち、割込受付
の本数は限定されない。 （２） 割込処理の優先順位を変更することができる。
１） 各レジスタを、受付られる割込処理本数に応じた
構成にすることにより対応できる。すなわち、割込受付
の本数は限定されない。 （２） 割込処理の優先順位を変更することができる。
【００１１】（３） 優先順位判定にソフトウェアでは
なく、ハードウェアであるプログラム可能な論理素子（
Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ
）（以下ＰＬＤという）を使用しているので、高速に
優先順位を判定でき、かつＰＬＤに優先順位を変更でき
るロジックを組込むことにより割込優先順位の変更が簡
単になる。
なく、ハードウェアであるプログラム可能な論理素子（
Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ
）（以下ＰＬＤという）を使用しているので、高速に
優先順位を判定でき、かつＰＬＤに優先順位を変更でき
るロジックを組込むことにより割込優先順位の変更が簡
単になる。
【００１２】
【実施例】本発明の実施例を図面により説明する。図１
は本発明の第１の実施例の系統説明図である。割込要求
のパルス信号はレジスタ回路の各レジスタに記憶される
。なお、レジスタの数は設計により任意に決定しておく
。レジスタ回路はまだＣＰＵで処理されていない割込要
求をＰＬＤからなる優先順位判定回路に伝える。
は本発明の第１の実施例の系統説明図である。割込要求
のパルス信号はレジスタ回路の各レジスタに記憶される
。なお、レジスタの数は設計により任意に決定しておく
。レジスタ回路はまだＣＰＵで処理されていない割込要
求をＰＬＤからなる優先順位判定回路に伝える。
【００１３】判定回路ではレジスタの割込要求信号と、
割込優先順位変更信号によって、割込優先順位の最上位
か判定されて出力され、その出力信号がＣＰＵへ割込信
号として入力される。また、優先順位判定回路の他の出
力信号はベクトル生成回路に入力され、ここで最上位の
割込信号の割込要因を示す割込ベクトル情報が生成され
、このベクトル情報がＣＰＵに入力される。この割込信
号とベクトル情報により、ＣＰＵは割込処理を行う。
割込優先順位変更信号によって、割込優先順位の最上位
か判定されて出力され、その出力信号がＣＰＵへ割込信
号として入力される。また、優先順位判定回路の他の出
力信号はベクトル生成回路に入力され、ここで最上位の
割込信号の割込要因を示す割込ベクトル情報が生成され
、このベクトル情報がＣＰＵに入力される。この割込信
号とベクトル情報により、ＣＰＵは割込処理を行う。
【００１４】また、ベクトル生成回路の他の出力信号は
割込要求確認信号生成回路に入力されて、割込処理され
る信号をベクトル情報から見付け、この信号に対応する
最優先割込要求信号が記録されていたレジスタの内容を
消去する。すなわち、ベクトル生成回路はＰＬＤによっ
て構成されたエンコーダであり、割込要因に対応するベ
クトル情報をＣＰＵに及び割込要求確認信号生成回路に
送出し、割込要求確認信号生成回路でデコードされ、そ
の信号によって割込要因に対応するレジスタの内容がク
リヤされ、次の割込要求に対して待機の状態となる。
割込要求確認信号生成回路に入力されて、割込処理され
る信号をベクトル情報から見付け、この信号に対応する
最優先割込要求信号が記録されていたレジスタの内容を
消去する。すなわち、ベクトル生成回路はＰＬＤによっ
て構成されたエンコーダであり、割込要因に対応するベ
クトル情報をＣＰＵに及び割込要求確認信号生成回路に
送出し、割込要求確認信号生成回路でデコードされ、そ
の信号によって割込要因に対応するレジスタの内容がク
リヤされ、次の割込要求に対して待機の状態となる。
【００１５】本発明は、このようにして、発生する多数
の割込処理を、優先順位を変更しながらかつ高速に処理
することができる。図２は、本発明の第２の実施例の系
統説明図である。本実施例では、図１と異なり、優先順
位判定回路の出力信号はベクトル生成回路を経由せず直
接、割込要求確認信号生成回路に入力するように構成し
たものである。そのため、本実施例においては、図１の
構成におけるエンコーダ（図示していない）が不要とな
り、また、応答速度が早くなるという利点がある。
の割込処理を、優先順位を変更しながらかつ高速に処理
することができる。図２は、本発明の第２の実施例の系
統説明図である。本実施例では、図１と異なり、優先順
位判定回路の出力信号はベクトル生成回路を経由せず直
接、割込要求確認信号生成回路に入力するように構成し
たものである。そのため、本実施例においては、図１の
構成におけるエンコーダ（図示していない）が不要とな
り、また、応答速度が早くなるという利点がある。
【００１６】図３は、本発明の第３の実施例の系統説明
図であり、図１に、パルス変換回路及び同期回路を付加
したものである。この構成は、割込要求信号が、パルス
信号ではなくＨｉｇｈ、Ｌｏｗ 信号の場合に、このＨ
ｉｇｈ、Ｌｏｗ 信号を通常のパルス信号に変換するた
めのパルス変換回路を設け、さらに、優先順位判定回路
の出力信号をシステムクロックに同期させる同期回路を
設けたものである。
図であり、図１に、パルス変換回路及び同期回路を付加
したものである。この構成は、割込要求信号が、パルス
信号ではなくＨｉｇｈ、Ｌｏｗ 信号の場合に、このＨ
ｉｇｈ、Ｌｏｗ 信号を通常のパルス信号に変換するた
めのパルス変換回路を設け、さらに、優先順位判定回路
の出力信号をシステムクロックに同期させる同期回路を
設けたものである。
【００１７】この同期回路は、優先順位判定回路の出力
信号がＣＰＵの割込受付タイミングと異なるタイミング
を持つ時に、これをＣＰＵが受付可能な割込タイミング
に変換することができるものである。図４は、図３に示
した、パルス変換回路、レジスタ回路、優先順位判定回
路の詳細説明図である。
信号がＣＰＵの割込受付タイミングと異なるタイミング
を持つ時に、これをＣＰＵが受付可能な割込タイミング
に変換することができるものである。図４は、図３に示
した、パルス変換回路、レジスタ回路、優先順位判定回
路の詳細説明図である。
【００１８】パルス変換回路１４は、インバータ回路１
、２個のＤフリップフロップ回路２、ＡＮＤ回路３等か
ら構成され、割込要求信号１１がＨｉｇｈ、Ｌｏｗ 信
号である場合に、通常のパルス信号に変換する回路であ
る。レジスタ回路１５は、ＮＡＮＤ回路４とＪＫフリッ
プフロップ回路６からなり、ＪＫフリップフロップ回路
６がレジスタの役目を果たしている。ＮＡＮＤ回路４の
一方の入力側には、ＪＫフリップフロップ回路（レジス
タ）６の内容を消去するクリヤ信号５が入力される。
、２個のＤフリップフロップ回路２、ＡＮＤ回路３等か
ら構成され、割込要求信号１１がＨｉｇｈ、Ｌｏｗ 信
号である場合に、通常のパルス信号に変換する回路であ
る。レジスタ回路１５は、ＮＡＮＤ回路４とＪＫフリッ
プフロップ回路６からなり、ＪＫフリップフロップ回路
６がレジスタの役目を果たしている。ＮＡＮＤ回路４の
一方の入力側には、ＪＫフリップフロップ回路（レジス
タ）６の内容を消去するクリヤ信号５が入力される。
【００１９】パルス変換回路１４及びレジスタ回路１５
は、設計によって決まる所定の割込想定数設けられてい
る。優先順位判定回路はＰＬＤ７とエンコーダ８である
。ＰＬＤ７ではＪＫフリップフロップ回路６に登録され
ている割込要求の中から最も優先順位の高いものを選び
出すようにする。また、ＰＬＤ７には優先順位変更信号
１０を入力するようになっている。ＰＬＤ７のロジック
は、優先順位の変更できるパターンの数だけ揃えておく
。エンコーダ８はＣＰＵへ優先割込信号を出力するため
にある。また、エンコーダ８はＰＬＤ７の機能に組み込
む場合もある。
は、設計によって決まる所定の割込想定数設けられてい
る。優先順位判定回路はＰＬＤ７とエンコーダ８である
。ＰＬＤ７ではＪＫフリップフロップ回路６に登録され
ている割込要求の中から最も優先順位の高いものを選び
出すようにする。また、ＰＬＤ７には優先順位変更信号
１０を入力するようになっている。ＰＬＤ７のロジック
は、優先順位の変更できるパターンの数だけ揃えておく
。エンコーダ８はＣＰＵへ優先割込信号を出力するため
にある。また、エンコーダ８はＰＬＤ７の機能に組み込
む場合もある。
【００２０】図５は、同期回路の説明図であり、ＰＬＤ
７、エンコーダ８の出力をシステムクロック１６に同期
させるためのもので、マルチプレクサ９と、Ｄフリップ
フロップ回路２によって構成される。また、優先順位変
更信号１０は、図６に示すように、アドレスデコーダ１
７より特定アドレスがデコードされたときラッチ１８を
介して優先順位変更が行われるようになっている。
７、エンコーダ８の出力をシステムクロック１６に同期
させるためのもので、マルチプレクサ９と、Ｄフリップ
フロップ回路２によって構成される。また、優先順位変
更信号１０は、図６に示すように、アドレスデコーダ１
７より特定アドレスがデコードされたときラッチ１８を
介して優先順位変更が行われるようになっている。
【００２１】
【発明の効果】本発明は、割込要求が多い場合において
も、各割込要求要因間における割込優先順位の変更を可
能とすると共に割込受付処理を高速化することが可能と
なり、ＣＰＵの処理効率の向上に優れた効果を奏する。
も、各割込要求要因間における割込優先順位の変更を可
能とすると共に割込受付処理を高速化することが可能と
なり、ＣＰＵの処理効率の向上に優れた効果を奏する。
【図１】本発明の第１の実施例の系統説明図である。
【図２】本発明の第２の実施例の系統説明図である。
【図３】本発明の第３の実施例の系統説明図である。
【図４】本発明のパルス変換回路、レジスタ回路、優先
順位判定回路の詳細説明図である。
順位判定回路の詳細説明図である。
【図５】本発明の同期回路の説明図である。
【図６】本発明の優先順位変更回路の説明図である。
１ インバータ回路
２ Ｄフリップフロップ回路
３ ＡＮＤ回路
４ ＮＡＮＤ回路
５ クリヤ信号
６ ＪＫフリップフロップ回路
７ ＰＬＤ
８ エンコーダ
９ マルチプレクサ
１０ 優先順位変更信号
１１ 割込要求信号
１４ パルス変換回路
１５ レジスタ回路
１６ システムクロック
１７ アドレスデコーダ
１８ ラッチ
Claims (4)
- 【請求項１】 割込要求信号のそれぞれを各レジスタ
に記録しておき、該各レジスタに記録されている割込要
求信号と割込優先順位変更信号とから、プログラム可能
な論理素子を用いて現時点における最優先割込要求信号
を判定して中央処理装置に入力すると共に、該最優先割
込要求信号の割込要因を示す割込ベクトル情報を生成し
該中央処理装置に入力して該中央処理装置に割込処理を
求め、次いで該最優先割込要求信号が記録されていたレ
ジスタの内容を消去することを特徴とする割込処理制御
方法。 - 【請求項２】 所定数の割込要求信号のそれぞれを記
録するレジスタと、該各レジスタの割込要求信号及び割
込優先順位変更信号から最優先割込要求信号を決定し中
央処理装置に入力するプログラム可能な論理素子からな
る優先順位判定回路と、該判定回路の出力信号から該最
優先割込要求信号の割込要因に対応するベクトル情報を
生成して該中央処理装置に入力するベクトル生成回路と
、該ベクトル生成回路の出力信号を変換し該最優先割込
要求信号が記録されていたレジスタの内容を消去する割
込要求確認信号生成回路とからなることを特徴とする割
込処理制御装置。 - 【請求項３】 該判定回路の出力信号が、該ベクトル
生成回路を経由して該要求確認信号生成回路に入力され
ることに代えて、直接に該割込要求確認信号生成回路に
入力される請求項２記載の割込処理制御装置。 - 【請求項４】 各レジスタの入力側に割込要求高低信
号をパルスに変換するパルス変換回路を設けると共に、
該優先順位判定回路と、該中央処理装置及び該ベクトル
生成回路間に該優先順位判定回路の出力信号をシステム
クロックに同期させる同期回路を設けた請求項２記載の
割込処理制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14577191A JPH04369064A (ja) | 1991-06-18 | 1991-06-18 | 割込処理制御方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14577191A JPH04369064A (ja) | 1991-06-18 | 1991-06-18 | 割込処理制御方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369064A true JPH04369064A (ja) | 1992-12-21 |
Family
ID=15392789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14577191A Withdrawn JPH04369064A (ja) | 1991-06-18 | 1991-06-18 | 割込処理制御方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369064A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007310438A (ja) * | 2006-05-16 | 2007-11-29 | Kawasaki Microelectronics Kk | 割込み処理回路 |
| CN116069694A (zh) * | 2023-03-07 | 2023-05-05 | 苏州浪潮智能科技有限公司 | 中断处理方法、装置、服务器、电子设备及存储介质 |
| CN117873756A (zh) * | 2024-03-11 | 2024-04-12 | 浪潮电子信息产业股份有限公司 | 内核中断的处理方法、装置、设备、介质及异构加速设备 |
-
1991
- 1991-06-18 JP JP14577191A patent/JPH04369064A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007310438A (ja) * | 2006-05-16 | 2007-11-29 | Kawasaki Microelectronics Kk | 割込み処理回路 |
| CN116069694A (zh) * | 2023-03-07 | 2023-05-05 | 苏州浪潮智能科技有限公司 | 中断处理方法、装置、服务器、电子设备及存储介质 |
| CN117873756A (zh) * | 2024-03-11 | 2024-04-12 | 浪潮电子信息产业股份有限公司 | 内核中断的处理方法、装置、设备、介质及异构加速设备 |
| CN117873756B (zh) * | 2024-03-11 | 2024-05-31 | 浪潮电子信息产业股份有限公司 | 内核中断的处理方法、装置、设备、介质及异构加速设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2507833B2 (ja) | マイクロコンピュ−タ | |
| JPH09212447A (ja) | Ｐｃｍｃｉａカード上の割り込み共有技術 | |
| JPH09231090A (ja) | 割込み信号の発生方法と回路 | |
| EP0338564B1 (en) | Microprogram branching method and microsequencer employing the method | |
| JPH04369064A (ja) | 割込処理制御方法及びその装置 | |
| US6041371A (en) | Asynchronous input/output for integrated circuits that latches external asynchronous signal in feedback path of state machine | |
| JPH06303366A (ja) | ビデオインタフェース | |
| US20020188785A1 (en) | Interrupt signal processing apparatus | |
| US5828872A (en) | Implementation of high speed synchronous state machines with short setup and hold time signals | |
| KR100240658B1 (ko) | 상위수준 합성을 위한 계층구조의 제어기 및 인터럽트 처리회로 | |
| JPH0916411A (ja) | 割込み制御システム | |
| KR960016406B1 (ko) | 중앙처리장치와 주변장치간의 버스이양장치 | |
| JP2550402B2 (ja) | 情報処理装置 | |
| US5768571A (en) | System and method for altering the clock frequency to a logic controller controlling a logic device running at a fixed frequency slower than a computer system running the logic device | |
| KR100244471B1 (ko) | 다이렉트 메모리 엑세스 제어기 및 그 제어방법 | |
| JP2544015B2 (ja) | マイクロプログラム処理装置 | |
| JPH05334234A (ja) | 高速ｄｍａ転送装置 | |
| JPH1091431A (ja) | データ処理装置 | |
| JPH05325564A (ja) | 半導体記憶装置のシステムクロックの入力バッファ | |
| JPH05289973A (ja) | 入出力制御方式 | |
| JP2000003285A (ja) | 割り込み処理方法および割り込み回路 | |
| JPS61289749A (ja) | シリアルデ−タ転送装置 | |
| JPH0370238A (ja) | 転送ワード数決定方法及びその回路 | |
| JPH06266652A (ja) | 情報処理装置 | |
| JPH10333920A (ja) | 割込み処理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |