JPH04192189A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04192189A JPH04192189A JP2320673A JP32067390A JPH04192189A JP H04192189 A JPH04192189 A JP H04192189A JP 2320673 A JP2320673 A JP 2320673A JP 32067390 A JP32067390 A JP 32067390A JP H04192189 A JPH04192189 A JP H04192189A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフリップフロップとアクセストランジスタによ
りメモリセルが構成されるスタチック型の半導体メモリ
に関する。
りメモリセルが構成されるスタチック型の半導体メモリ
に関する。
本発明は、スタチック型の半導体メモリにおいて、メモ
リセルを構成するアクセストランジスタとフリップフロ
ップの間に抵抗素子を配することにより、セルサイズの
縮小化やデータ保持能力の向上或いは低消費電力等を実
現するものである。
リセルを構成するアクセストランジスタとフリップフロ
ップの間に抵抗素子を配することにより、セルサイズの
縮小化やデータ保持能力の向上或いは低消費電力等を実
現するものである。
フリップフロップとアクセストランジスタからメモリセ
ルが構成されるスタチック型の半導体メモリ（ＳＲＡＭ
）は、動作上の制約も少なく、アクセス時間も短い等の
点から情報機器全般に広く使用されてきている。
ルが構成されるスタチック型の半導体メモリ（ＳＲＡＭ
）は、動作上の制約も少なく、アクセス時間も短い等の
点から情報機器全般に広く使用されてきている。
第１θ図は一般的なスタチック型の半導体メモリのメモ
リセルの回路図である。メモリセルは、インバーターを
それぞれ構成する抵抗３とｎＭ。
リセルの回路図である。メモリセルは、インバーターを
それぞれ構成する抵抗３とｎＭ。
Ｓトランジスタ１及び抵抗４とｎＭＯｓ）ランジスタ２
の組からなり、各組は電源電圧Ｖｃｃと接地電圧ＧＮＤ
間に直列に接続される。これら一対の抵抗３．４及び一
対のｎＭＯＳトランジスタｌ。
の組からなり、各組は電源電圧Ｖｃｃと接地電圧ＧＮＤ
間に直列に接続される。これら一対の抵抗３．４及び一
対のｎＭＯＳトランジスタｌ。
２によりフリップフロップが構成される。各ｎＭＯＳト
ランジスタ１．２のドレインは記憶ノードとされ、ｎＭ
Ｏｓトランジスタｌのドレインがアクセストランジスタ
であるｎＭＯｓ）ランジスタ５を介してビット線ＢＬＩ
に接続され、ｎＭＯＳトランジスタ２のドレインがアク
セストランジスタであるｎＭＯｓ）ランジスタロを介し
てビット線ＢＬ２に接続される。
ランジスタ１．２のドレインは記憶ノードとされ、ｎＭ
Ｏｓトランジスタｌのドレインがアクセストランジスタ
であるｎＭＯｓ）ランジスタ５を介してビット線ＢＬＩ
に接続され、ｎＭＯＳトランジスタ２のドレインがアク
セストランジスタであるｎＭＯｓ）ランジスタロを介し
てビット線ＢＬ２に接続される。
第１１図は、第１０図の回路のチップ上のレイアウトを
示したものである。ポリシリコン層７によりワード線が
形成され、ポリシリコン層８ａ。
示したものである。ポリシリコン層７によりワード線が
形成され、ポリシリコン層８ａ。
８ｂによりドライブトランジスタのゲート電極か形成さ
れる。このレイアウト上、アクセストランジスタのゲー
ト長ＬＡＣとドライブトランジスタのゲート幅ＷＤＩが
図中Ｙ方向のセルサイズを決める要素とされ、ドライブ
トランジスタのゲート長しＤＩとアクセストランジスタ
のゲート幅ＷＡｃが図中Ｘ方向のセルサイズを決める要
素とされる。各トランジスタのソース・ドレイン領域は
、ゲート電極及びフィールド酸化膜（ＬＯＧＯ３）とセ
ルファラインで形成される。
れる。このレイアウト上、アクセストランジスタのゲー
ト長ＬＡＣとドライブトランジスタのゲート幅ＷＤＩが
図中Ｙ方向のセルサイズを決める要素とされ、ドライブ
トランジスタのゲート長しＤＩとアクセストランジスタ
のゲート幅ＷＡｃが図中Ｘ方向のセルサイズを決める要
素とされる。各トランジスタのソース・ドレイン領域は
、ゲート電極及びフィールド酸化膜（ＬＯＧＯ３）とセ
ルファラインで形成される。
ところが、上述の如き構造を育する半導体メモリでは、
その高集積化が困難であり、消費電流やデータ保持能力
等の点が十分なものではない。
その高集積化が困難であり、消費電流やデータ保持能力
等の点が十分なものではない。
すなわち、リード時のデータ保持能力を高くし、ノイズ
マージンを大きくするためには、メモリセルレシオβ□
／βＡｃ（＃Ｗ、、ＬＡｅ／ＷＡｅＬ、、）を高くする
必要がある。そして、このメモリセルレシオを高くする
ためには、ゲート幅Ｗ。、やゲート長Ｌ ＡＣが大きく
なり且つゲート幅ＷＡＣやゲート長し□が小さくなるよ
うにサイズを設定する必要が生ずる。ところが、第１１
図からも明らかなように、ドライブトランジスタのゲー
ト幅ＷＤＩやアクセストランジスタのゲート長Ｌ ＡＣ
は同じＹ方向のサイズであって、レシオを高くするため
にそれぞれ長くした場合ではセルのサイズを小さくする
ことができず、高集積化が困難となる。
マージンを大きくするためには、メモリセルレシオβ□
／βＡｃ（＃Ｗ、、ＬＡｅ／ＷＡｅＬ、、）を高くする
必要がある。そして、このメモリセルレシオを高くする
ためには、ゲート幅Ｗ。、やゲート長Ｌ ＡＣが大きく
なり且つゲート幅ＷＡＣやゲート長し□が小さくなるよ
うにサイズを設定する必要が生ずる。ところが、第１１
図からも明らかなように、ドライブトランジスタのゲー
ト幅ＷＤＩやアクセストランジスタのゲート長Ｌ ＡＣ
は同じＹ方向のサイズであって、レシオを高くするため
にそれぞれ長くした場合ではセルのサイズを小さくする
ことができず、高集積化が困難となる。
また、供給すべき電源電圧Ｖｃｃが低い方が消費電力も
少なく高集積化が可能である。ところが、上述の構造の
メモリセルでは、最低動作電源電圧Ｖ ｃｃｍｉｎがｖ
ｔｈ□（ドライブトランジスタの閾値電圧）とＶｔｈＡ
Ｃ（アクセストランジスタの閾値電圧）とΔＶｔｈＡｃ
（アクセストランジスタの閾値電圧の基板効果分）の
和によって決定される。このうちＶｔｈＡｃはレシオを
高くするために高く設定されており、ゲート幅ＷＡＣも
最小幅とされるために、狭チャンネル効果によりΔＶ
ｔｈＡｃも比較的高い電圧とされる。従って、より低い
最低動作電源電圧Ｖ ｃｃｍｉｎを得ることができず、
同時に記憶ノード電位も低くなって、ソフトエラー耐圧
の改善も困難となっている。
少なく高集積化が可能である。ところが、上述の構造の
メモリセルでは、最低動作電源電圧Ｖ ｃｃｍｉｎがｖ
ｔｈ□（ドライブトランジスタの閾値電圧）とＶｔｈＡ
Ｃ（アクセストランジスタの閾値電圧）とΔＶｔｈＡｃ
（アクセストランジスタの閾値電圧の基板効果分）の
和によって決定される。このうちＶｔｈＡｃはレシオを
高くするために高く設定されており、ゲート幅ＷＡＣも
最小幅とされるために、狭チャンネル効果によりΔＶ
ｔｈＡｃも比較的高い電圧とされる。従って、より低い
最低動作電源電圧Ｖ ｃｃｍｉｎを得ることができず、
同時に記憶ノード電位も低くなって、ソフトエラー耐圧
の改善も困難となっている。
そこで、本発明は上述の技術的な課題に鑑み、セルサイ
ズの縮小化やデータ保持能力の向上或いは低消費電力等
を実現する新規なセル構造を育した半導体メモリの提供
を目的とする。
ズの縮小化やデータ保持能力の向上或いは低消費電力等
を実現する新規なセル構造を育した半導体メモリの提供
を目的とする。
上述の目的を達成するため、本発明の半導体メモリは、
一対のインバーターからなるフリップフロップと一対の
アクセストランジスタよりなるメモリセルが構成された
半導体メモリにおいて、前記フリップフロップと前記ア
クセストランジスタとの間に抵抗素子を配したことを特
徴とする。この抵抗素子は、ポリシリコン層等の配線層
により構成することも可能であるが、半導体基板の表面
に形成した不純物拡散領域からなる拡散抵抗素子とする
こともできる。また、抵抗素子の抵抗値としては、−例
として数ｌＯ〜数１０ＯＫΩ程度であれば良い。本発明
の半導体メモリでは、アクセストランジスタとドライブ
トランジスタを同一のサイズや同一の駆動能力を有する
ように設定でき本発明の半導体メモリをＭＯＳｌ−ラン
ジスタからなる構造とする場合では、前記フリップフロ
ップと前記アクセストランジスタが、それぞれＭＯＳト
ランジスタを用いて構成される。この時、前記抵抗素子
は該ＭＯＳトランジスタのゲートとセルファラインで導
入された不純物により調整される構造にできる。さらに
、当該半導体メモリの素子分離をＬＯＧＯ３膜等のフィ
ールド絶縁膜により行う場合、そのフィールド絶縁膜と
セルファラインでイオン注入を行って抵抗素子を形成す
る構造とすることもできる。
一対のインバーターからなるフリップフロップと一対の
アクセストランジスタよりなるメモリセルが構成された
半導体メモリにおいて、前記フリップフロップと前記ア
クセストランジスタとの間に抵抗素子を配したことを特
徴とする。この抵抗素子は、ポリシリコン層等の配線層
により構成することも可能であるが、半導体基板の表面
に形成した不純物拡散領域からなる拡散抵抗素子とする
こともできる。また、抵抗素子の抵抗値としては、−例
として数ｌＯ〜数１０ＯＫΩ程度であれば良い。本発明
の半導体メモリでは、アクセストランジスタとドライブ
トランジスタを同一のサイズや同一の駆動能力を有する
ように設定でき本発明の半導体メモリをＭＯＳｌ−ラン
ジスタからなる構造とする場合では、前記フリップフロ
ップと前記アクセストランジスタが、それぞれＭＯＳト
ランジスタを用いて構成される。この時、前記抵抗素子
は該ＭＯＳトランジスタのゲートとセルファラインで導
入された不純物により調整される構造にできる。さらに
、当該半導体メモリの素子分離をＬＯＧＯ３膜等のフィ
ールド絶縁膜により行う場合、そのフィールド絶縁膜と
セルファラインでイオン注入を行って抵抗素子を形成す
る構造とすることもできる。
フリップフロップとアクセストランジスタ間に抵抗素子
を配することにより、メモリセルレシオの取り方が変化
する。本発明の半導体メモリでは、加わった抵抗素子が
レシオに関係するため、逆にアクセストランジスタ側の
電流能力は小さくて済むことになる。従って、アクセス
トランジスタのゲート長を長くする必要がなくなって、
セルサイズの縮小化が可能となる。また、抵抗素子によ
ってレシオを稼ぐことができるため、アクセストランジ
スタとドライブトランジスタの電流能力を同等にするこ
とができる。その結果、アクセストランジスタのＶｔｈ
Ａｃを下げることができ、狭チャンネル効果も抑制され
ることから、ΔＶｔｈＡｃも下がることになる。従って
、最低動作電源電圧Ｖｃｃｍｉｎも下がることになり、
同時に高レベル側の記憶ノードの電圧が高くなることか
ら、ソフトエラーの耐圧も改善される。
を配することにより、メモリセルレシオの取り方が変化
する。本発明の半導体メモリでは、加わった抵抗素子が
レシオに関係するため、逆にアクセストランジスタ側の
電流能力は小さくて済むことになる。従って、アクセス
トランジスタのゲート長を長くする必要がなくなって、
セルサイズの縮小化が可能となる。また、抵抗素子によ
ってレシオを稼ぐことができるため、アクセストランジ
スタとドライブトランジスタの電流能力を同等にするこ
とができる。その結果、アクセストランジスタのＶｔｈ
Ａｃを下げることができ、狭チャンネル効果も抑制され
ることから、ΔＶｔｈＡｃも下がることになる。従って
、最低動作電源電圧Ｖｃｃｍｉｎも下がることになり、
同時に高レベル側の記憶ノードの電圧が高くなることか
ら、ソフトエラーの耐圧も改善される。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例はスタチック型の半導体メモリの例であり、フ
リップフロップとアクセストランジスタ間に抵抗素子を
配した構造を有するため、高集積化及びレシオの改善等
がなされる例である。
リップフロップとアクセストランジスタ間に抵抗素子を
配した構造を有するため、高集積化及びレシオの改善等
がなされる例である。
まず、第１図に本実施例の半導体メモリのメモリセルの
回路図を示す。メモリセルは、基本的に、４つのＭＯＳ
ｌ−ランジスタと、４つの抵抗素子より構成される。こ
の中、フリップフロップ回路は、ドライブトランジスタ
としてのｎＭＯ３）ランジスタ１１，１２と、抵抗素子
１７．１８からなる。
回路図を示す。メモリセルは、基本的に、４つのＭＯＳ
ｌ−ランジスタと、４つの抵抗素子より構成される。こ
の中、フリップフロップ回路は、ドライブトランジスタ
としてのｎＭＯ３）ランジスタ１１，１２と、抵抗素子
１７．１８からなる。
ｎＭＯ３トランジスタ１１．１２はソースが共通に接地
され、互いにゲートが他のドレインに接続される。抵抗
素子１７．１８は、その一端に電源電圧Ｖｃｃが供給さ
れ、他端が各ｎＭＯＳトランジスタ１１．１２のドレイ
ンに接続される。アクセストランジスタはｎＭＯＳトラ
ンジスタ１３，１４からなる。ｎＭＯ３）ランジスタ１
３は一方のソース・ドレインがビット線ＢＬＩと接続さ
れ、ワード線がゲートとされる。ｎＭＯ３）ランジスタ
１４は一方のソース・ドレインがビット線ＢＬ２と接続
され、ワード線ＷＬがゲートとされる。
され、互いにゲートが他のドレインに接続される。抵抗
素子１７．１８は、その一端に電源電圧Ｖｃｃが供給さ
れ、他端が各ｎＭＯＳトランジスタ１１．１２のドレイ
ンに接続される。アクセストランジスタはｎＭＯＳトラ
ンジスタ１３，１４からなる。ｎＭＯ３）ランジスタ１
３は一方のソース・ドレインがビット線ＢＬＩと接続さ
れ、ワード線がゲートとされる。ｎＭＯ３）ランジスタ
１４は一方のソース・ドレインがビット線ＢＬ２と接続
され、ワード線ＷＬがゲートとされる。
従って、ワード線ＷＬが高レベルの時に、アクセストラ
ンジスタは選択状態となり、ワード線ＷＬが低レベルの
時、アクセストランジスタは非選択状態となる。ビット
線ＢＬＩ、 ビット線ＢＬ２は対をなしてデータの書
き込み及び読み出しに用いられる。それらｎＭＯ３）ラ
ンジスタ１３．１４の他方のソース・ドレインは、それ
ぞれ抵抗素子１５．１６の一端に接続される。これら抵
抗素子１５．１６は、後述するように、レシオを稼ぐ目
的でアクセストランジスタとフリップフロップ間に挿入
される。抵抗素子１５．１６の他端は、ｎＭＯＳトラン
ジスタ１１．１２のドレインに接続される。
ンジスタは選択状態となり、ワード線ＷＬが低レベルの
時、アクセストランジスタは非選択状態となる。ビット
線ＢＬＩ、 ビット線ＢＬ２は対をなしてデータの書
き込み及び読み出しに用いられる。それらｎＭＯ３）ラ
ンジスタ１３．１４の他方のソース・ドレインは、それ
ぞれ抵抗素子１５．１６の一端に接続される。これら抵
抗素子１５．１６は、後述するように、レシオを稼ぐ目
的でアクセストランジスタとフリップフロップ間に挿入
される。抵抗素子１５．１６の他端は、ｎＭＯＳトラン
ジスタ１１．１２のドレインに接続される。
第１図の回路の動作について説明する。メモリセルは、
選択時にワード線ＷＬのレベルが高レベルになり、アク
セストランジスタであるｎＭＯＳトランジスタ１３．１
４がオン状態となる。そして、ｎＭＯ３）ランジスタ１
３，１４を介してデータがビット線ＢＬ１．ＢＬ２とフ
リップフロップ回路との間で転送され、データの書き込
み及び読み出しが行われる。
選択時にワード線ＷＬのレベルが高レベルになり、アク
セストランジスタであるｎＭＯＳトランジスタ１３．１
４がオン状態となる。そして、ｎＭＯ３）ランジスタ１
３，１４を介してデータがビット線ＢＬ１．ＢＬ２とフ
リップフロップ回路との間で転送され、データの書き込
み及び読み出しが行われる。
ところで、データの保持状態すなわち非選択状態におい
てメモリセル内でインバーターとして機能する素子は、
ｎＭＯＳトランジスタ１１．１２及び抵抗素子１７．１
８である。しかし、データの読み出し時では、一対のイ
ンバーターがアクセストランジスタとドライブトランジ
スタにより構成されると考えることができ、特に本実施
例では、ｎＭＯ３）ランジスタ１１，１３及び抵抗素子
１５の組と、ｎＭＯ３）ランジスタ１２，１４及び抵抗
素子１６の組とにより、それぞれインバーターが構成さ
れると見做すことができる。そこで、この抵抗素子１５
．１６を介在させたインバーターの特性が良好ならば、
データの保持状態の特性が良好となる。すなわち、本実
施例では、アクセストランジスタとドライバトランジス
タで構成されるインバーターは、そのアクセストランジ
スタであるｎＭＯ８）ランジスタ１３．１４と直列に抵
抗素子１５．１６を有している。このように抵抗素子１
５．１６を介在させた分だけ、必要なメモリセルレシオ
を得るためのアクセストランジスタの電流駆動能力βＡ
Ｃは高くて済むことになり、その結果ｎＭＯＳトランジ
スタ１３．１４は、各ゲート長Ｌ ＡＣを短くすること
ができる。このようにゲート長Ｌ ＡＣが短くなること
で、メモリセルの微細化が実現される。さらに、ｎＭＯ
３）ランジスタ１３，１４の電流駆動能力βＡＣを高く
できるため、その閾値電圧ＶｔｈＡｃを低い値とするこ
とができ、基板効果を考慮したΔＶｔＬｃもトランジス
タのチャンネルのサイズの拡大からその狭チャンネル効
果が緩和されて低い値となる。その結果、Ｖ ｔｔｌｏ
ｍ 十Ｖ ｔｈＡｃ ＋ ΔＶ ｔｈａｃ テ表すレル
最低動作電源電圧Ｖｃｃｉｉｎを低下させることができ
る。
てメモリセル内でインバーターとして機能する素子は、
ｎＭＯＳトランジスタ１１．１２及び抵抗素子１７．１
８である。しかし、データの読み出し時では、一対のイ
ンバーターがアクセストランジスタとドライブトランジ
スタにより構成されると考えることができ、特に本実施
例では、ｎＭＯ３）ランジスタ１１，１３及び抵抗素子
１５の組と、ｎＭＯ３）ランジスタ１２，１４及び抵抗
素子１６の組とにより、それぞれインバーターが構成さ
れると見做すことができる。そこで、この抵抗素子１５
．１６を介在させたインバーターの特性が良好ならば、
データの保持状態の特性が良好となる。すなわち、本実
施例では、アクセストランジスタとドライバトランジス
タで構成されるインバーターは、そのアクセストランジ
スタであるｎＭＯ８）ランジスタ１３．１４と直列に抵
抗素子１５．１６を有している。このように抵抗素子１
５．１６を介在させた分だけ、必要なメモリセルレシオ
を得るためのアクセストランジスタの電流駆動能力βＡ
Ｃは高くて済むことになり、その結果ｎＭＯＳトランジ
スタ１３．１４は、各ゲート長Ｌ ＡＣを短くすること
ができる。このようにゲート長Ｌ ＡＣが短くなること
で、メモリセルの微細化が実現される。さらに、ｎＭＯ
３）ランジスタ１３，１４の電流駆動能力βＡＣを高く
できるため、その閾値電圧ＶｔｈＡｃを低い値とするこ
とができ、基板効果を考慮したΔＶｔＬｃもトランジス
タのチャンネルのサイズの拡大からその狭チャンネル効
果が緩和されて低い値となる。その結果、Ｖ ｔｔｌｏ
ｍ 十Ｖ ｔｈＡｃ ＋ ΔＶ ｔｈａｃ テ表すレル
最低動作電源電圧Ｖｃｃｉｉｎを低下させることができ
る。
第４図は従来例と本実施例の入出力特性を比較した図で
ある。第４図中、実線ＰＩか本実施例にかかるインバー
ターの入出力特性を示す。入力電圧Ｖｊｎがドライブト
ランジスタの閾値電圧ｖｔｈ□よりも低い時では、出力
電圧ＶｏｕｔがＶｃｃ−ＶｔｈＡＣ−ΔＶｔｈａｃレベ
ルとされるが、前述のように、Ｖ ｔｈＡｃ＋ΔＶｔｔ
ｌａｃが小さくなった分だけ、その出力電圧Ｖｏｕｔは
従来の破線ＰＡで示す特性に比べて高くなる。すなわち
、本実施例のようにアクセストランジスタの電流駆動能
力βＡＣが高くされ、当該アクセストランジスタの閾値
電圧Ｖｔｈａｃ＋ΔＶｔｈＡｃが低くなる分だけ、高い
高レベル側の記憶ノードの電位が得られるようになる。
ある。第４図中、実線ＰＩか本実施例にかかるインバー
ターの入出力特性を示す。入力電圧Ｖｊｎがドライブト
ランジスタの閾値電圧ｖｔｈ□よりも低い時では、出力
電圧ＶｏｕｔがＶｃｃ−ＶｔｈＡＣ−ΔＶｔｈａｃレベ
ルとされるが、前述のように、Ｖ ｔｈＡｃ＋ΔＶｔｔ
ｌａｃが小さくなった分だけ、その出力電圧Ｖｏｕｔは
従来の破線ＰＡで示す特性に比べて高くなる。すなわち
、本実施例のようにアクセストランジスタの電流駆動能
力βＡＣが高くされ、当該アクセストランジスタの閾値
電圧Ｖｔｈａｃ＋ΔＶｔｈＡｃが低くなる分だけ、高い
高レベル側の記憶ノードの電位が得られるようになる。
その結果、ソフトエラーの耐圧も改善される。
このように本実施例の半導体メモリでは、抵抗素子１５
．１６がｎＭＯ３）ランジスタ１３，１４に直列に挿入
されることで、アクセストランジスタの電流駆動能力β
Ａｃを高くできる。そして、同時に抵抗素子１５．１６
の挿入から、高いメモリセルレシオを得ることができる
。すなわち、アクセストランジスタに対して直列に抵抗
素子１５゜１６を接続することで、ｎＭＯ３）ランジス
タ側の電流駆動能力を高めながら、抵抗素子１５，１６
とｎＭＯ３）ランジスタ１３．１４の合成した電流駆動
能力を低く抑えることができる。その結果、ドライブ側
とアクセス側の電流駆動能力の比率で表されるメモリセ
ルレシオを一層改善されたものにすることができ、読み
出し時のデータ保持能力を高くできる。
．１６がｎＭＯ３）ランジスタ１３，１４に直列に挿入
されることで、アクセストランジスタの電流駆動能力β
Ａｃを高くできる。そして、同時に抵抗素子１５．１６
の挿入から、高いメモリセルレシオを得ることができる
。すなわち、アクセストランジスタに対して直列に抵抗
素子１５゜１６を接続することで、ｎＭＯ３）ランジス
タ側の電流駆動能力を高めながら、抵抗素子１５，１６
とｎＭＯ３）ランジスタ１３．１４の合成した電流駆動
能力を低く抑えることができる。その結果、ドライブ側
とアクセス側の電流駆動能力の比率で表されるメモリセ
ルレシオを一層改善されたものにすることができ、読み
出し時のデータ保持能力を高くできる。
第２図に具体的なメモリセルのレイアウトを示す。この
レイアウトは、ゲート電極となるポリシリコン１１２１
．２２．２３と、ソース・ドレイン領域及びフィールド
酸化膜２４の配置からなる。
レイアウトは、ゲート電極となるポリシリコン１１２１
．２２．２３と、ソース・ドレイン領域及びフィールド
酸化膜２４の配置からなる。
フィールド酸化膜２４は、シリコン基板上に選択的に形
成された厚い酸化膜からなり、素子間の分離に用いられ
る。ポリシリコン層２１〜２３は、シリコン基板上にゲ
ート絶縁膜を介して形成された層であり、それぞれパタ
ーニングされている。
成された厚い酸化膜からなり、素子間の分離に用いられ
る。ポリシリコン層２１〜２３は、シリコン基板上にゲ
ート絶縁膜を介して形成された層であり、それぞれパタ
ーニングされている。
ポリシリコン層２１は、ワード線であり、メモリセルの
途中で屈曲しながら図中Ｘ方向に延在される。このポリ
シリコン層２１はアクセストランジスタＱ、、Ｑ、のゲ
ート電極として機能する。ポリシリコン層２２は、略逆
Ｊ字状のパターンを有し、ドライブトランジスタＱ、の
ゲート電極として機能する。このポリシリコン層２２の
両端部は、それぞれ拡散領域に接続され、一端部２２ａ
は拡散抵抗素子とされる抵抗領域２５に接続され、他端
部２２ｂは対をなすドライブトランジスタＱ、のドレイ
ン領域２７に接続される。ポリシリコン層２３は、略Ｉ
字状のパターンを育し、ドライブトランジスタＱ、のゲ
ート電極として機能する。このポリシリコン層２３は端
部２３ａで、拡散抵抗素子である抵抗領域２６に接続さ
れると共に、ドライブトランジスタＱ、のドレイン領域
２８に接続される。
途中で屈曲しながら図中Ｘ方向に延在される。このポリ
シリコン層２１はアクセストランジスタＱ、、Ｑ、のゲ
ート電極として機能する。ポリシリコン層２２は、略逆
Ｊ字状のパターンを有し、ドライブトランジスタＱ、の
ゲート電極として機能する。このポリシリコン層２２の
両端部は、それぞれ拡散領域に接続され、一端部２２ａ
は拡散抵抗素子とされる抵抗領域２５に接続され、他端
部２２ｂは対をなすドライブトランジスタＱ、のドレイ
ン領域２７に接続される。ポリシリコン層２３は、略Ｉ
字状のパターンを育し、ドライブトランジスタＱ、のゲ
ート電極として機能する。このポリシリコン層２３は端
部２３ａで、拡散抵抗素子である抵抗領域２６に接続さ
れると共に、ドライブトランジスタＱ、のドレイン領域
２８に接続される。
このような構造のメモリセルでは、ポリシリコン層２１
とポリシリコン層２２．２３の間の抵抗領域２５．２６
が抵抗素子として機能するために、第１図に示した回路
構成となる。なお、フリップフロップ回路の負荷用の抵
抗素子は、例えば高抵抗なポリシリコン層により形成さ
れるが、その図示を省略している。抵抗領域２５．２６
が抵抗素子として機能することで、前述のようにメモリ
セルレシオを稼ぐために、ドライブトランジスタのゲー
ト幅を長くしたり或いはアクセストランジスタのゲート
長を長くしたりする必要性が薄れる。
とポリシリコン層２２．２３の間の抵抗領域２５．２６
が抵抗素子として機能するために、第１図に示した回路
構成となる。なお、フリップフロップ回路の負荷用の抵
抗素子は、例えば高抵抗なポリシリコン層により形成さ
れるが、その図示を省略している。抵抗領域２５．２６
が抵抗素子として機能することで、前述のようにメモリ
セルレシオを稼ぐために、ドライブトランジスタのゲー
ト幅を長くしたり或いはアクセストランジスタのゲート
長を長くしたりする必要性が薄れる。
このため本実施例では、その第２図のレイアウトに示す
ように、アクセストランジスタＱ、、Ｑ、のゲート長ｆ
ＡＣが図中−点鎖線で示す従来のゲート長Ｌ ＡＣに
比べて短（なり、ドライブトランジスタＱ、、Ｑ、のゲ
ート幅ＷＤＩも図中−点鎖線で示す従来のゲート幅ＷＩ
、ｌに比べて距離Ｓ１程短くされる。
ように、アクセストランジスタＱ、、Ｑ、のゲート長ｆ
ＡＣが図中−点鎖線で示す従来のゲート長Ｌ ＡＣに
比べて短（なり、ドライブトランジスタＱ、、Ｑ、のゲ
ート幅ＷＤＩも図中−点鎖線で示す従来のゲート幅ＷＩ
、ｌに比べて距離Ｓ１程短くされる。
このように拡散抵抗素子を用いて、メモリセル内のＹ方
向の寸法であるアクセストランジスタＱｓ。
向の寸法であるアクセストランジスタＱｓ。
Ｑ４のゲート長ｌＡｃやドライブトランジスタＱ１゜Ｑ
、のゲート幅Ｗ□をそれぞれ短くすることで、データ保
持特性を劣化させることなく、メモリセルの高集積化が
実現される。
、のゲート幅Ｗ□をそれぞれ短くすることで、データ保
持特性を劣化させることなく、メモリセルの高集積化が
実現される。
抵抗領域２５．２６は、本来アクセストランジスタＱ、
、Ｑ、の一方のソース・ドレイン領域とされ、且つドラ
イブトランジスタＱ、、Ｑ、のドレイン領域とされるｎ
”ｆｆｉの高濃度不純物拡散領域であるが、本実施例で
は、特に低ドーズ領域とされて高抵抗化される。その抵
抗値は、例えばシート抵抗で数ｌθ〜数１００Ωとされ
る。後述するように、抵抗領域２５．２６の形成は、セ
ルファラインで行うことができるため、マスクずれ等に
強い構造となり、半導体メモリは再現性に優れることに
なる。
、Ｑ、の一方のソース・ドレイン領域とされ、且つドラ
イブトランジスタＱ、、Ｑ、のドレイン領域とされるｎ
”ｆｆｉの高濃度不純物拡散領域であるが、本実施例で
は、特に低ドーズ領域とされて高抵抗化される。その抵
抗値は、例えばシート抵抗で数ｌθ〜数１００Ωとされ
る。後述するように、抵抗領域２５．２６の形成は、セ
ルファラインで行うことができるため、マスクずれ等に
強い構造となり、半導体メモリは再現性に優れることに
なる。
第３図は抵抗素子を配したメモリセルからなるメモリセ
ルアレイの一部を示す図である。第３図に示すように、
各メモリセルは、一対のドライブトランジスタであるｎ
ＭＯｓＭＯＳトランジスタ３１及び負荷抵抗素子３７．
３８からなるフリップフロップに加え、アクセストラン
ジスタであるｎＭＯ３）ランジスタ３３．３４と、これ
らにそれぞれ直列に接続された抵抗素子３５．３６を有
している。これら各メモリセルでは、抵抗素子３５．３
６が前述のように、アクセストランジスタの電流駆動能
力を高めてもデータ保持能力が劣化しないように機能す
るため、集積化やデータ保持特性の向上環が実現される
。これら各メモリセルは、図示のようにマトリクス状に
配列される。
ルアレイの一部を示す図である。第３図に示すように、
各メモリセルは、一対のドライブトランジスタであるｎ
ＭＯｓＭＯＳトランジスタ３１及び負荷抵抗素子３７．
３８からなるフリップフロップに加え、アクセストラン
ジスタであるｎＭＯ３）ランジスタ３３．３４と、これ
らにそれぞれ直列に接続された抵抗素子３５．３６を有
している。これら各メモリセルでは、抵抗素子３５．３
６が前述のように、アクセストランジスタの電流駆動能
力を高めてもデータ保持能力が劣化しないように機能す
るため、集積化やデータ保持特性の向上環が実現される
。これら各メモリセルは、図示のようにマトリクス状に
配列される。
各メモリセルには、データの読み出し及び書き込みのた
めの一対のビット線ＢＬＩ、ＢＬ２が接続される。また
、各メモリセルには、行選択のためのワード線ＷＬがア
クセストランジスタのゲート電極として配される。各ワ
ード線ＷＬは行デコーダ４１により選択される。ビット
線ＢＬＩ、ＢＬ２の終端部には、電源電圧Ｖｃｃの供給
線との間に負荷ＭＯＳトランジスタ５９．５９がそれぞ
れ配される。これら負荷ＭＯ３）ランジスタ５９゜５９
により、ビット線ＢＬＩ、ＢＬ２のレベルが調整される
。また、ビット線ＢＬＩ、ＢＬ２には、列選択用のＭＯ
Ｓトランジスタ４０．４０が配される。これらＭＯＳト
ランジスタ４０は、図示しない列デコーダからの信号に
より作動し、選択された列だけがセンスアンプ・書き込
み回路４２に接続される。このセンスアンプ・書き込み
回路４２により、書き込まれるデータが転送され又は読
み出されたデータが増幅される。
めの一対のビット線ＢＬＩ、ＢＬ２が接続される。また
、各メモリセルには、行選択のためのワード線ＷＬがア
クセストランジスタのゲート電極として配される。各ワ
ード線ＷＬは行デコーダ４１により選択される。ビット
線ＢＬＩ、ＢＬ２の終端部には、電源電圧Ｖｃｃの供給
線との間に負荷ＭＯＳトランジスタ５９．５９がそれぞ
れ配される。これら負荷ＭＯ３）ランジスタ５９゜５９
により、ビット線ＢＬＩ、ＢＬ２のレベルが調整される
。また、ビット線ＢＬＩ、ＢＬ２には、列選択用のＭＯ
Ｓトランジスタ４０．４０が配される。これらＭＯＳト
ランジスタ４０は、図示しない列デコーダからの信号に
より作動し、選択された列だけがセンスアンプ・書き込
み回路４２に接続される。このセンスアンプ・書き込み
回路４２により、書き込まれるデータが転送され又は読
み出されたデータが増幅される。
次に、第５図〜第７図を参照して、本実施例にかかるメ
モリセルについて行った実験から、その利点について説
明する。実験は、アクセストランジスタとドライブトラ
ンジスタで共通にＷ／Ｌが１．９１０．８の比のものを
用い、抵抗をリファレンス、２０に、３９に、１００に
と変化させたものである。なお、従来例のデータとして
示したものは、抵抗素子の存在しないアクセストランジ
スタとドライブトランジスタからなるインバーターの値
であって、アクセストランジスタのＷ／Ｌが１゜０／１
．５の比とされ、ドライブトランジスタのＷ／Ｌが１．
９１０．８の比とされるものである。
モリセルについて行った実験から、その利点について説
明する。実験は、アクセストランジスタとドライブトラ
ンジスタで共通にＷ／Ｌが１．９１０．８の比のものを
用い、抵抗をリファレンス、２０に、３９に、１００に
と変化させたものである。なお、従来例のデータとして
示したものは、抵抗素子の存在しないアクセストランジ
スタとドライブトランジスタからなるインバーターの値
であって、アクセストランジスタのＷ／Ｌが１゜０／１
．５の比とされ、ドライブトランジスタのＷ／Ｌが１．
９１０．８の比とされるものである。
まず、第５図は最小動作電源電圧Ｖｃｃｍｉｎ対抵抗値
（Ω）の特性を示す。図中、縦軸が最小動作電源電圧Ｖ
ｃｃｓａｉｎであり、横軸がアクセストランジスタと
フリップフロップ間の抵抗素子の抵抗値を示す。この第
５図では曲線Ａ１〜Ａ、がそれぞれ本実施例のメモリセ
ルに対応した曲線であって、曲線Ａ、がマージン無しの
場合、曲線Ａ、がマージン０．１ Ｖの場合、曲線Ａ、
がマージン０．２ｖの場合である。また、点線Ｂ１〜Ｂ
、はそれぞれ抵抗素子を設けない場合の最小動作電源電
圧Ｖｃｃｍｉｎを示しており、点Ｊｌ）Ｂ、がマージン
無しの場合、曲線Ｂ、がマージン０． Ｉ Ｖの場合、
曲線Ｂ、がマージン０．２ｖの場合である。従って、図
中、曲線Ａ１と点線Ｂ３、曲線Ａ、と点線Ｂｕ、曲線Ａ
、と点線Ｂ３をそれぞれ比較することで、抵抗素子を配
設した効果が判る。第５図に示すように、各曲線Ａ、〜
Ａ、は、右下がりの曲線を描いており、抵抗値が高い方
が低い最小動作電源電圧Ｖｃｃｍｉｎが得られることが
判る。また、曲線Ａ１〜Ａ、のいずれも対応する点線８
１〜Ｂ、よりも低い最小動作電源電圧Ｖ ｃｃｍｉｎの
値が得られている。
（Ω）の特性を示す。図中、縦軸が最小動作電源電圧Ｖ
ｃｃｓａｉｎであり、横軸がアクセストランジスタと
フリップフロップ間の抵抗素子の抵抗値を示す。この第
５図では曲線Ａ１〜Ａ、がそれぞれ本実施例のメモリセ
ルに対応した曲線であって、曲線Ａ、がマージン無しの
場合、曲線Ａ、がマージン０．１ Ｖの場合、曲線Ａ、
がマージン０．２ｖの場合である。また、点線Ｂ１〜Ｂ
、はそれぞれ抵抗素子を設けない場合の最小動作電源電
圧Ｖｃｃｍｉｎを示しており、点Ｊｌ）Ｂ、がマージン
無しの場合、曲線Ｂ、がマージン０． Ｉ Ｖの場合、
曲線Ｂ、がマージン０．２ｖの場合である。従って、図
中、曲線Ａ１と点線Ｂ３、曲線Ａ、と点線Ｂｕ、曲線Ａ
、と点線Ｂ３をそれぞれ比較することで、抵抗素子を配
設した効果が判る。第５図に示すように、各曲線Ａ、〜
Ａ、は、右下がりの曲線を描いており、抵抗値が高い方
が低い最小動作電源電圧Ｖｃｃｍｉｎが得られることが
判る。また、曲線Ａ１〜Ａ、のいずれも対応する点線８
１〜Ｂ、よりも低い最小動作電源電圧Ｖ ｃｃｍｉｎの
値が得られている。
このことは、抵抗素子を配した本実施例のメモリセルに
より、より低い電圧での動作が保証されることを意味し
、データ保持能力か向上していることが判る。例えば、
抵抗値を１００にΩとした時では、０．４４〜０．７３
Ｖ程度の最小動作電源電圧Ｖｃｃｍｉｎの改善効果が
認められる。
より、より低い電圧での動作が保証されることを意味し
、データ保持能力か向上していることが判る。例えば、
抵抗値を１００にΩとした時では、０．４４〜０．７３
Ｖ程度の最小動作電源電圧Ｖｃｃｍｉｎの改善効果が
認められる。
続いて第６図は、メモリセルレシオ対抵抗値（Ω）の特
性を示す。図中、縦軸がメモリセルレシオ（β。、／β
ＡＣ） ｌ／！であり、横軸がアクセストランジスタと
フリップフロップ間の抵抗素子の抵抗値を示す。この第
６図では曲線Ａ ４． Ａ ｓがそれぞれ本実施例のメ
モリセルに対応した曲線であって、曲線Ａ４が電源電圧
Ｖｃｃが３Ｖの場合であり、曲線Ａｓが電源電圧Ｖｃｃ
が５■の場合である。
性を示す。図中、縦軸がメモリセルレシオ（β。、／β
ＡＣ） ｌ／！であり、横軸がアクセストランジスタと
フリップフロップ間の抵抗素子の抵抗値を示す。この第
６図では曲線Ａ ４． Ａ ｓがそれぞれ本実施例のメ
モリセルに対応した曲線であって、曲線Ａ４が電源電圧
Ｖｃｃが３Ｖの場合であり、曲線Ａｓが電源電圧Ｖｃｃ
が５■の場合である。
また、点線Ｂ、、Ｂ、は、抵抗素子を設けない場合のメ
モリセルレシオを示す線であり、点線Ｂ４が電源電圧Ｖ
ｃｃが３Ｖの場合であり、曲線Ｂ、が電源電圧Ｖｃｃが
５ｖの場合である。この第６図からは、抵抗値が上昇す
るに従って緩やかにメモリセルレシオも上昇することが
示され、特に２０にΩで顕著とされる。また、明らかに
抵抗素子かアクセストランジスタの一部になり代わって
、レシオの向上に寄与していることが判る。
モリセルレシオを示す線であり、点線Ｂ４が電源電圧Ｖ
ｃｃが３Ｖの場合であり、曲線Ｂ、が電源電圧Ｖｃｃが
５ｖの場合である。この第６図からは、抵抗値が上昇す
るに従って緩やかにメモリセルレシオも上昇することが
示され、特に２０にΩで顕著とされる。また、明らかに
抵抗素子かアクセストランジスタの一部になり代わって
、レシオの向上に寄与していることが判る。
次に、第７図は読み出し時のメモリセル電流対抵抗値の
特性を示す図である。図中、縦軸はメモリセル電流の電
流値（μＡ）であり、横軸は抵抗値（Ω）である。この
第７図において、曲線Ａｓ。
特性を示す図である。図中、縦軸はメモリセル電流の電
流値（μＡ）であり、横軸は抵抗値（Ω）である。この
第７図において、曲線Ａｓ。
八〇がそれぞれ本実施例のメモリセルに対応した曲線で
あって、曲線Ａ、が電源電圧Ｖｃｃが３ｖの場合であり
、曲線Ａ、が電源電圧Ｖｃｃが５Ｖの場合である。また
、点線Ｂ＊、Ｂ７は、抵抗素子を設けない場合のメモリ
セルレシオを示す線であり、点線Ｂ、が電源電圧Ｖｃｅ
が３ｖの場合であり、曲線Ｂ、が電源電圧Ｖｃｃが５Ｖ
の場合である。メモリセル電流が小さすぎる場合には、
アクセス時間の遅延等が生ずることになり、電源電圧Ｖ
ｃｃが５Ｖであって抵抗値が２０にΩ上の時、従来例よ
りメモリセル電流は小さくなるが、電源電圧Ｖｃｃが３
Ｖであって抵抗値が３０にΩ程度の時では、従来例と同
等のメモリセル電流が得られることになる。この第７図
からメモリセル電流は、抵抗値に応じて変化させること
ができ、抵抗素子の抵抗値を調整することで、高速動作
を配慮しながら低消費電流化が実現される。
あって、曲線Ａ、が電源電圧Ｖｃｃが３ｖの場合であり
、曲線Ａ、が電源電圧Ｖｃｃが５Ｖの場合である。また
、点線Ｂ＊、Ｂ７は、抵抗素子を設けない場合のメモリ
セルレシオを示す線であり、点線Ｂ、が電源電圧Ｖｃｅ
が３ｖの場合であり、曲線Ｂ、が電源電圧Ｖｃｃが５Ｖ
の場合である。メモリセル電流が小さすぎる場合には、
アクセス時間の遅延等が生ずることになり、電源電圧Ｖ
ｃｃが５Ｖであって抵抗値が２０にΩ上の時、従来例よ
りメモリセル電流は小さくなるが、電源電圧Ｖｃｃが３
Ｖであって抵抗値が３０にΩ程度の時では、従来例と同
等のメモリセル電流が得られることになる。この第７図
からメモリセル電流は、抵抗値に応じて変化させること
ができ、抵抗素子の抵抗値を調整することで、高速動作
を配慮しながら低消費電流化が実現される。
本実施例の半導体メモリは、その製造工程上も再現性に
優れる構造を育している。第９図は、セルファラインに
よる低ドーズ領域の形成工程を説明する図である。ｐ型
のシリコン基板５１の表面には、厚い酸化膜からなるフ
ィールド酸化膜５２が選択的に形成されており、そのフ
ィールド酸化膜５２が形成されない基板表面の領域には
、ゲート酸化膜５３が形成される。このゲート酸化膜５
３上には、ゲート電極５４が形成され、このゲート電極
５４及びフィールド酸化膜５２とセルファラインで基板
表面に、不純物拡散領域５５．５６が形成される。ここ
で、不純物拡散領域５５は、ｎゝ型の高濃度とされ、不
純物拡散領域５６は抵抗素子として用いるためにｎ−型
の低濃度とされる。このような導入する不純物の打ち分
けは、図示の如きレジストマスク５７を用いて行われる
。
優れる構造を育している。第９図は、セルファラインに
よる低ドーズ領域の形成工程を説明する図である。ｐ型
のシリコン基板５１の表面には、厚い酸化膜からなるフ
ィールド酸化膜５２が選択的に形成されており、そのフ
ィールド酸化膜５２が形成されない基板表面の領域には
、ゲート酸化膜５３が形成される。このゲート酸化膜５
３上には、ゲート電極５４が形成され、このゲート電極
５４及びフィールド酸化膜５２とセルファラインで基板
表面に、不純物拡散領域５５．５６が形成される。ここ
で、不純物拡散領域５５は、ｎゝ型の高濃度とされ、不
純物拡散領域５６は抵抗素子として用いるためにｎ−型
の低濃度とされる。このような導入する不純物の打ち分
けは、図示の如きレジストマスク５７を用いて行われる
。
高抵抗化のためのイオン注入によって、ｎ−型の不純物
拡散領域５６は、アクセストランジスタとフリップフロ
ップの間の抵抗素子として機能し、メモリセルの縮小化
やセルレシオの向上等が実現される。
拡散領域５６は、アクセストランジスタとフリップフロ
ップの間の抵抗素子として機能し、メモリセルの縮小化
やセルレシオの向上等が実現される。
第８図はマスクずれが生じた場合の図である。
ドライブトランジスタのゲート電極となるポリシリコン
層６１．６２及びアクセストランジスタのゲート電極（
ワード線）となるポリシリコン層６３が共にフィールド
酸化膜のパターン６４から距離ｄだけずれた場合であっ
て、抵抗素子として機能する高抵抗領域６５０面積は、
全く変化しない。
層６１．６２及びアクセストランジスタのゲート電極（
ワード線）となるポリシリコン層６３が共にフィールド
酸化膜のパターン６４から距離ｄだけずれた場合であっ
て、抵抗素子として機能する高抵抗領域６５０面積は、
全く変化しない。
このことはゲート電極（ワード線）となるポリシリコン
層及びフィールド酸化膜とセルファラインで高抵抗領域
６５を形成する限り、再現性良く高抵抗領域６５が得ら
れることを示す。また、マスクずれは、図示の如くＸ方
向のみに限らず、Ｙ方向であっても同様であり、Ｙ方向
に多少のマスクずれが生じた場合であっても、その高抵
抗領域６５の面積が変化するようなことはない。
層及びフィールド酸化膜とセルファラインで高抵抗領域
６５を形成する限り、再現性良く高抵抗領域６５が得ら
れることを示す。また、マスクずれは、図示の如くＸ方
向のみに限らず、Ｙ方向であっても同様であり、Ｙ方向
に多少のマスクずれが生じた場合であっても、その高抵
抗領域６５の面積が変化するようなことはない。
なお、アクセストランジスタとフリップフロップ間に抵
抗素子を形成する方法としては、低濃度と高濃度の打ち
分けをするものとして説明したが、これに限定されず、
他の手段を用いることも可能である。
抗素子を形成する方法としては、低濃度と高濃度の打ち
分けをするものとして説明したが、これに限定されず、
他の手段を用いることも可能である。
本発明の半導体メモリは、アクセストランジスタとフリ
ップフロップ間に抵抗素子が配されるため、その抵抗素
子によりメモリセルレシオを改善することができ、リー
ド時のデータ保持能力を高くすることができる。また、
本発明ではアクセストランジスタの閾値電圧を下げなが
ら、メモリセルレシオを高くすることができ、その結果
、最低動作電源電圧が下がり、同時にソフトエラー耐性
も向上する。また、本発明の半導体メモリは、抵抗素子
によってメモリセルレシオが向上することから、アクセ
ストランジスタの電流駆動能力をドライブトランジスタ
に対して小さめに設定する必要性が低くなり、その結果
、メモリセルのサイズを縮小化できることになる。さら
に、抵抗素子により、メモリセルでの消費電流も下げる
ことができる。
ップフロップ間に抵抗素子が配されるため、その抵抗素
子によりメモリセルレシオを改善することができ、リー
ド時のデータ保持能力を高くすることができる。また、
本発明ではアクセストランジスタの閾値電圧を下げなが
ら、メモリセルレシオを高くすることができ、その結果
、最低動作電源電圧が下がり、同時にソフトエラー耐性
も向上する。また、本発明の半導体メモリは、抵抗素子
によってメモリセルレシオが向上することから、アクセ
ストランジスタの電流駆動能力をドライブトランジスタ
に対して小さめに設定する必要性が低くなり、その結果
、メモリセルのサイズを縮小化できることになる。さら
に、抵抗素子により、メモリセルでの消費電流も下げる
ことができる。
第１図は本発明の半導体メモリの一例のメモリセルの回
路図、第２図は本発明の半導体メモリの一例のメモリセ
ルのレイアウト、第３図は本発明の半導体メモリの一例
の要部回路図、第４図は本発明の半導体メモリの一例の
メモリセルのインバーターの入出力特性を示す図、第５
図は本発明にかかるメモリセルの最低動作電源電圧対抵
抗値の特性を示す図、第６図は本発明にかかるメモリセ
ルのベータ比対抵抗値の特性を示す図、第７図は本発明
にかかるメモリセルのメモリセル電流対抵抗値の特性を
示す図、第８図は本発明の半導体メモリの一例において
マスクずれが生じた場合の配線の位置を示す図、第９図
は本発明の半導体メモリの製造工程の一部を説明するた
めの断面図、第１Ｏ図は従来の半導体メモリの一例のメ
モリセルの回路図、第１１図は従来の半導体メモリの一
例のレイアウトである。 １１．１２．１３．１４−ｎＭＯ３）ランジスタ１５．
１６．１７．１８・・・抵抗素子特許出願人 ソ
ニー株式会社 代理人弁理士 小泡 晃 （他２名） 第１図 第４図 撓Ｊ陀４典 括抗−磯 第６図 橙抗逼 第８図
路図、第２図は本発明の半導体メモリの一例のメモリセ
ルのレイアウト、第３図は本発明の半導体メモリの一例
の要部回路図、第４図は本発明の半導体メモリの一例の
メモリセルのインバーターの入出力特性を示す図、第５
図は本発明にかかるメモリセルの最低動作電源電圧対抵
抗値の特性を示す図、第６図は本発明にかかるメモリセ
ルのベータ比対抵抗値の特性を示す図、第７図は本発明
にかかるメモリセルのメモリセル電流対抵抗値の特性を
示す図、第８図は本発明の半導体メモリの一例において
マスクずれが生じた場合の配線の位置を示す図、第９図
は本発明の半導体メモリの製造工程の一部を説明するた
めの断面図、第１Ｏ図は従来の半導体メモリの一例のメ
モリセルの回路図、第１１図は従来の半導体メモリの一
例のレイアウトである。 １１．１２．１３．１４−ｎＭＯ３）ランジスタ１５．
１６．１７．１８・・・抵抗素子特許出願人 ソ
ニー株式会社 代理人弁理士 小泡 晃 （他２名） 第１図 第４図 撓Ｊ陀４典 括抗−磯 第６図 橙抗逼 第８図
Claims (3)
- （１）一対のインバーターからなるフリップフロップと
一対のアクセストランジスタよりなるメモリセルが構成
された半導体メモリにおいて、 前記フリップフロップと前記アクセストランジスタとの
間に抵抗素子を配したことを特徴とする半導体メモリ。 - （２）前記抵抗素子が不純物拡散領域からなることを特
徴とする請求項１記載の半導体メモリ。 - （３）前記フリップフロップと前記アクセストランジス
タは、それぞれＭＯＳトランジスタを用いて構成され、
前記抵抗素子は該ＭＯＳトランジスタのゲートとセルフ
ァラインで導入された不純物により形成されてなること
を特徴とする請求項１記載の半導体メモリ。
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