JP3551468B2 - Sramメモリセルの動作方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、SRAMメモリセルに関する。
【0002】
【従来の技術】
図5は、従来のSRAM(スタティック・ランダム・アクセス・メモリ)におけるメモリセルの構成を示す回路図である。図において、SRAMのメモリセルは、一対の選択トランジスタ1,2、双方のドレイントとゲートが交差接続された一対のドライバトランジスタ3,4、およびドライバトランジスタ3,4のドレインに接続された一対のプルアップ素子5,6より構成されている。ここで、プルアップ素子5,6には、負荷抵抗か、あるいはPMOS(P型金属酸化膜半導体)素子が用いられる。
【0003】
【発明が解決しようとする課題】
ところで、上述した従来のSRAMメモリセルにあっては、近年、プルアップ素子5,6を、多結晶シリコンで形成し、選択トランジスタ1,2、およびドライバトランジスタ3,4上に積層するという構造が採用されている。これにより、メモリセル面積を縮小することができる。しかしながら、上述した構造では、プロセス工程数が増加することに加え、積層構造が複雑になるため、メモリセル上の段差が大きくなり、上層のメタル加工が困難になるという問題があった。
【0004】
また、多結晶シリコン中では、不純物拡散が非常に速いため、設計寸法が小さくなると、抵抗の両端からの不純物が拡散し、抵抗もしくはPMOSである薄膜トランジスタ(TFT)を導通させてしまう可能性がある。そのため、メモリセルの縮小が制約されてしまう問題があった。
【0005】
そこで本発明は、プルアップ素子をメモリセルから削減でき、これによって大幅な工程削減を実現できるとともに、上述した不純物拡散による制約もなくすことができるSRAMメモリセルを提供することを目的としている。
【0006】
【課題を解決するための手段】
上記目的達成のため本発明にかかるSRAMメモリセルの動作方法は、互いのドレインおよびゲートが交差接続され、それぞれのソースが接地電位に接続されている1対のNMOSトランジスタからなる2つのドライバトランジスタと、2つのビット線のうち一方のビット線と一方のドライバトランジスタのドレインとの間、他方のビット線と他方のドライバトランジスタのドレインとの間にそれぞれが接続され、それぞれのゲートが同一のワード線に接続されている1対のPMOSトランジスタからなる2つの選択トランジスタとを有し、電源と一方のビット線との間、電源と他方のビット線の間に1対のパストランジスタが接続されているSRAMメモリセルの動作方法であって、待機時に、2つのビット線に接続されている1対のパストランジスタをオン状態にし、選択トランジスタの各ゲートに接続されているワード線を接地電位と電源電位との間の電位で保持し、ドライバトランジスタの各ドレインに、パストランジスタ、ビット線および選択トランジスタを介して電源からデータ保持用の電流を供給し、データの読み出し時に、非選択のSRAMメモリセルと2つのビット線とを電気的に切り離し、1対のパストランジスタをオフさせて2つのビット線への電源供給を停止させ、選択されたSRAMメモリセルのワード線を接地電位に下げて当該選択されたSRAMメモリセルの1対の選択トランジスタをオン状態にすることを特徴とする。
【0007】
好適に、前記SRAMメモリセルにおいて、前記1対の選択トランジスタのそれぞれはSOIの基板上に形成されたデュアルゲート型の薄膜トランジスタからなり、2つのデュアルゲート型の薄膜トランジスタのバックゲートがワード線に接続され、独立した表面ゲートのそれぞれは、各表面ゲートに対応しているデュアルゲート型の薄膜トランジスタが接続されているドライバトランジスタのゲート電極に接続されている。
【0009】
【作用】
本発明では、SRAMメモリセルの選択トランジスタをPMOSトランジスタから構成させ、ドライバトランジスタをNMOSトランジスタから構成させ、待機時に、接地電位より高く、電源電位より低い電位を選択トランジスタの各ゲートに接続されたワード線に印加する。これにより選択トランジスタをプルアップ素子として動作させ、このときビット線から電流を供給してデータを保持する。
したがって、SRAMメモリセルからプルアップ素子を省略でき、製造工程を大幅に削減することが可能になる。
【0010】
【実施例】
以下、本発明を図面に基づいて説明する。
【0011】
図1は本発明の第1の実施例によるSRAMのメモリセルの回路構成を示す回路図である。図において、図5に対応する部分には同一の符号を付けて説明を省略する。図5において、第1の実施例におけるメモリセルからは従来のメモリセルに存在していたプルアップ素子5,6が削除されている。選択トランジスタ1,2にはPMOS型のトランジスタが用いられている。また、7,8はYアドレス(カラムアドレス)を指示するビット線であり、9はXアドレス(ローアドレス)を指示するワード線である。選択トランジスタ1,2には、パストランジスタ11,12を介して電源10が供給されている。
【0012】
上述した構成において、待機時には以下のようにしてデータが保持される。
まず、ワード線9は0VからVccまでの中間電位に保たれる。例えば、Vcc=3Vの場合、選択トランジスタ1,2のしきい値Vthが1Vとすると、ワード線9は、しきい値Vth以下で、かつデータ保持に十分な副しきい値電流が流れ得る2.5V程度に設定するのが望ましい。これによって、ビット線7,8に接続された電源10により、パストランジスタ11,12を介してメモリセルに電力が供給される。選択トランジスタ1,2にPMOSを採用したのは、上記状態において、フルレンジで電源Vccを供給するためである。本構造を採用することで、ハイレベル側の蓄積ノードの経時的な電荷消失が補償され、データを保持することが可能になる。
【0013】
一方、データ読み出しは以下のようにして行われる。ここで、データ読み出し動作を図2に示すタイミングチャートを参照して説明する。図2に示すように、待機状態Aでは、ワード線9、非選択セルのワード線20は中間電位に保たれている。まず、タイミングBで、非選択セルのワード線20を3Vもしくはそれ以上に引き上げ、メモリセルとビット線を切り離す。次に、タイミングCで、パストランジスタ11,12のゲートをハイインピーダンスにして、ビット線7,8への電源供給を止める。
【0014】
最後に、タイミングDで、選択セルのワード線9を0Vにし、選択トランジスタ1,2を完全にオン状態にする。これによって、ローレベル側のノードに接続されたビット線8の電位が低下して、データを読みだすことができる。ビット線8の電位は、センスアンプの活性化により、さらにグランドレベル近くまで低下させることができる。
【0015】
このように、本実施例によれば、メモリセルの選択トランジスタ1,2をPMOSで形成し、ドライバトランジスタ3,4をNMOSで形成し、待機時には選択トランジスタ1,2をプルアップ素子として動作させることにより、ビット線から電源を供給するようにしたため、SRAMメモリセルからプルアップ素子を省略でき、製造工程を大幅に削減することが可能になる。
【0016】
次に、本発明の第2の実施例について説明する。図3は第2の実施例の構成を示す回路図である。図において、図1に対応する部分には同一の符号を付けて説明を省略する。本第2の実施例では、各素子は、絶縁層上にシリコン単結晶が形成されたSOI(シリコン・オン・インシュレータ)の基板上に形成されている。選択トランジスタ1,2は、各々、独立した表面ゲート14,15と、ワード線9となる共通のバックゲートとにチャンネルを挟まれたデュアルゲート型TFT(XMOS構造)になっている。すなわち、1対のトランジスタからなるデュアルゲート型TFTの一方のトランジスタ1a,2aのゲート電極がワード線9に接続され、他方のトランジスタ1b,2bのゲート電極がドライバトランジスタ3,4のうち、対応する側のゲート電極に接続される構造となっている。
【0017】
この選択トランジスタ1,2は、電源電圧の範囲内で表面ゲート14,15の電位が変動しても、ワード線9がハイ状態では常にオフ状態となり、ワード線9がロー状態ではオン状態となるように設定されている。また、ワード線9が一定の中間電位、例えば1.5Vにある場合、選択トランジスタ1,2は、表面ゲート14、または表面ゲート15がハイ状態のときにオフ状態となり、表面ゲート14、または表面ゲート15がロー状態のときオン状態になるように設定されている。
【0018】
ここで、例えば右側のノード16がハイ状態の場合、データは次のように保持される。なお、ワード線9は、例えば1.5Vの中間電位に保たれているとする。この時、選択トランジスタ1は、表面ゲート14がハイ状態のノード16と接続されているので、オフ状態となり、選択トランジスタ2は、表面ゲート15がロー状態のノード17と接続されているので、オン状態になる。
したがって、第2の実施例では、前述した第1の実施例と同様に、ビット線8により、ノード16に電源が供給されることになり、データは安定に保持される。しかも、貫通電流がないので待機時の消費電流は非常に小さい。
【0019】
これに対して、読み出しは次のように行われる。まず、非選択セルのワード線の電位が上昇し、セルとビット線を切り離す。次に、パストランジスタ11,12をオフ状態にし、その後、選択セルのワード線9の電位を下降させて、選択トランジスタ1,2をオン状態にする。これにより、ロー状態のノード17側に接続されたビット線7の電位が下がり、データが読みだされる。この読みだし動作では、元からオン状態にあったハイ状態側の選択トランジスタ2の電流能力が大きく、逆に以前からオフ状態であったロー状態側の選択トランジスタ1の電流能力は小さい。したがって、本第2の実施例では、データ反転を起こしにくく、極めて安定な読みだし動作が期待できる。
【0020】
次に、図4に上述した第2の実施例の積層レイアウト例を示す。図において、選択トランジスタ1,2はPMOSから構成されており、待機時には、前述したように、プルアップ素子の機能を兼ねている。ドライバトランジスタ3,4はNMOSから構成されている。NMOS型のドライバトランジスタ3,4とPMOS型の選択トランジスタ1,2とのソース/ドレイン拡散層は、ノード(拡散層)16,17において、例えばサリサイド技術を用いて接続されている。また、拡散層13,13は、一端がVssに接続され、他端がビット線7,8に接続される。表面ゲート14,15は、各々、ノード(拡散層)16,17に接続されている。裏面ゲート、すなわちワード線9,9は、スプリットゲート型でセル内に2本存在し、バックゲートとして選択トランジスタ1,2のチャンネル下に配置されている。
【0021】
このように、本第2の実施例によるメモリセルは、図3に示すように、従来のメモリセルと同一のセル面積で、パタン化されている。したがって、第2の実施例では、工程数の削減に加えて、待機時消費電力の低減、動作の安定化が同時に達成可能である。
【0022】
【発明の効果】
請求項1記載の発明によれば、選択トランジスタをプルアップ素子として動作させることによりSRAMメモリセルからプルアップ素子を省略でき、その結果、工程を大幅に短縮できるという利点が得られる。
【0024】
また、請求項2記載の発明によれば、請求項1記載のSRAMメモリセルの動作方法において、1対の選択トランジスタのそれぞれはSOIの基板上に形成されたデュアルゲート型の薄膜トランジスタからなることから、工程数の削減に加えて、待機時消費電力の低減、動作の安定化が同時に達成できるという利点が得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施例におけるSRAMメモリセルの構成を示す回路図である。
【図2】同第1の実施例の動作を説明するためのタイミングチャートである。
【図3】本発明の第2の実施例におけるSRAMメモリセルの構成を示す回路図である。
【図4】同第2の実施例におけるSRAMメモリセルの積層レイアウト例を示す上面図である。
【図5】従来のSRAMメモリセルの構成を示す回路図である。
【符号の説明】
1,2 選択トランジスタ(第2の金属絶縁半導体トランジスタ)
1b,2b トランジスタ(第3の金属絶縁半導体トランジスタ)
3,4 ドライバトランジスタ(第1の金属絶縁半導体トランジスタ)
Claims (2)
- 互いのドレインおよびゲートが交差接続され、それぞれのソースが接地電位に接続されている1対のNMOSトランジスタからなる2つのドライバトランジスタと、それぞれがパストランジスタを介して電源に接続されている2つのビット線のうち一方のビット線と一方のドライバトランジスタのドレインとの間、他方のビット線と他方のドライバトランジスタのドレインとの間にそれぞれが接続され、それぞれのゲートが同一のワード線に接続されている1対のPMOSトランジスタからなる2つの選択トランジスタとを有しているSRAMメモリセルの動作方法であって、
待機時に、2つのビット線に接続されている1対のパストランジスタをオン状態にし、選択トランジスタの各ゲートに接続されているワード線を接地電位と電源電位との間の電位で保持し、ドライバトランジスタの各ドレインに、パストランジスタ、ビット線および選択トランジスタを介して電源からデータ保持用の電流を供給し、
データの読み出し時に、非選択のSRAMメモリセルと2つのビット線とを電気的に切り離し、1対のパストランジスタをオフさせて2つのビット線への電源供給を停止させ、選択されたSRAMメモリセルのワード線を接地電位に下げて当該選択されたSRAMメモリセルの1対の選択トランジスタをオン状態にする
SRAMメモリセルの動作方法。 - 前記SRAMメモリセルにおいて、前記1対の選択トランジスタのそれぞれはSOIの基板上に形成されたデュアルゲート型の薄膜トランジスタからなり、2つのデュアルゲート型の薄膜トランジスタのバックゲートがワード線に接続され、独立した表面ゲートのそれぞれは、各表面ゲートに対応するデュアルゲート型の薄膜トランジスタが接続されているドライバトランジスタのゲート電極に接続されている
請求項1に記載のSRAMメモリセルの動作方法。
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