JPH04172713A - レベル変換回路 - Google Patents
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- JPH04172713A JPH04172713A JP2300701A JP30070190A JPH04172713A JP H04172713 A JPH04172713 A JP H04172713A JP 2300701 A JP2300701 A JP 2300701A JP 30070190 A JP30070190 A JP 30070190A JP H04172713 A JPH04172713 A JP H04172713A
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- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 4
- 238000010295 mobile communication Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
-
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
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- H03K19/01812—Interface arrangements with at least one differential stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要コ
レベル変換回路に係り、詳しくはＥＣＬ論理レベルから
ＣＭＯ８の論理レベルに変換する変換回路に関し、 高速化を損なうことなく、スタンバイ状態において低消
費電力化を図ることを目的とし、少なくともいずれか一
方にＥＣＬ論理レベルの入力信号が入力される第１及び
第２のトランジスタがエミッタ結合した電流スイッチ回
路と、その両トランジスタの少なくとも一方のコレクタ
端子に対して接続された出力トランジスタとからなるＥ
ＣＬ回路部と、第３及び第４のトランジスタからなるカ
レントミラー回路であって、その一方のトランジスタが
前記出力トランジスタの出力端子に接続され、その出力
端子の電流制御を行ってその出力端子のレベルを変換す
る電流制御回路部とからなるレベル変換回路において、
前記電流制御回路部への電流供給を遮断するためのスイ
ッチ回路をＥＣＬ回路部と電流制御回路部との間に設け
た構成とした。
ＣＭＯ８の論理レベルに変換する変換回路に関し、 高速化を損なうことなく、スタンバイ状態において低消
費電力化を図ることを目的とし、少なくともいずれか一
方にＥＣＬ論理レベルの入力信号が入力される第１及び
第２のトランジスタがエミッタ結合した電流スイッチ回
路と、その両トランジスタの少なくとも一方のコレクタ
端子に対して接続された出力トランジスタとからなるＥ
ＣＬ回路部と、第３及び第４のトランジスタからなるカ
レントミラー回路であって、その一方のトランジスタが
前記出力トランジスタの出力端子に接続され、その出力
端子の電流制御を行ってその出力端子のレベルを変換す
る電流制御回路部とからなるレベル変換回路において、
前記電流制御回路部への電流供給を遮断するためのスイ
ッチ回路をＥＣＬ回路部と電流制御回路部との間に設け
た構成とした。
［産業上の利用分野］
本発明はレベル変換回路に係り、詳しくはＥＣＬ論理レ
ベルからＣＭＯ３の論理レベルに変換する変換回路に関
する。
ベルからＣＭＯ３の論理レベルに変換する変換回路に関
する。
Ｂｉ−ＣＭＯ８半導体集積回路装置は高速、低消費電力
に優れているが、さらに低消費電力化か要求されている
。そのため、Ｂｉ−ＣＭＯ８半導体集積回路装置に使用
されているＥＣＬ論理レベルからＣＭＯ８の論理レベル
に変換するレベル変換回路も低消費電力化を行う必要が
ある。
に優れているが、さらに低消費電力化か要求されている
。そのため、Ｂｉ−ＣＭＯ８半導体集積回路装置に使用
されているＥＣＬ論理レベルからＣＭＯ８の論理レベル
に変換するレベル変換回路も低消費電力化を行う必要が
ある。
［従来の技術］
従来、この種のレベル変換回路は第５図に示すように、
ＥＣＬ回路部３１、バイポーラカレントミラー回路より
なる電流制御回路部３２及び出力回路部３３とから構成
されている。
ＥＣＬ回路部３１、バイポーラカレントミラー回路より
なる電流制御回路部３２及び出力回路部３３とから構成
されている。
ＥＣＬ回路部３１はエミッタ結合されたバイポーラトラ
ンジスタＴ３１．Ｔ３２と、その両エミッタ端子に接続
されたトランジスタＴ３３及び抵抗Ｒ３］よりなる定電
流回路と、トランジスタＴ３１、Ｔａ２の各コレクタ端
子に接続された抵抗Ｒ３２，Ｒ３３と、トランジスタＴ
３１のコレクタ端子から延びるノードからの出力信号が
ベース端子に人力されるエミッタフォロアトランジスタ
Ｔ３５と、トランジスタＴ３２のコレクタ端子から延び
るノードからの出力信号がベース端子に入力されるエミ
ッタフォロアトランジスタＴ３４とから構成されている
。
ンジスタＴ３１．Ｔ３２と、その両エミッタ端子に接続
されたトランジスタＴ３３及び抵抗Ｒ３］よりなる定電
流回路と、トランジスタＴ３１、Ｔａ２の各コレクタ端
子に接続された抵抗Ｒ３２，Ｒ３３と、トランジスタＴ
３１のコレクタ端子から延びるノードからの出力信号が
ベース端子に人力されるエミッタフォロアトランジスタ
Ｔ３５と、トランジスタＴ３２のコレクタ端子から延び
るノードからの出力信号がベース端子に入力されるエミ
ッタフォロアトランジスタＴ３４とから構成されている
。
そして、トランジスタＴ３１．Ｔ３２のベース端子にそ
れぞれ相補信号であるＥＣＬ論理レヘしベ入力信号Ｖｉ
ｎ、／Ｖｉｎが人力され、トランジスタＴ３２のコレク
タ端子から延びるノートから出力かエミッタフォロアト
ランジスタＴ３４に出力されると、同エミッタフォロア
トランジスタＴ３４の出力は電流制御回路部３２を介し
て出力回路部３３に出力される。
れぞれ相補信号であるＥＣＬ論理レヘしベ入力信号Ｖｉ
ｎ、／Ｖｉｎが人力され、トランジスタＴ３２のコレク
タ端子から延びるノートから出力かエミッタフォロアト
ランジスタＴ３４に出力されると、同エミッタフォロア
トランジスタＴ３４の出力は電流制御回路部３２を介し
て出力回路部３３に出力される。
電流制御回路部３２はトランジスタＴ３６．Ｔ３７より
なるカレントミラー回路にて構成され、その一方のトラ
ンジスタＴ３６のコレクタ端子には抵抗Ｒ３４を介して
前記トランジスタＴ３５のエミッタ端子に接続されてい
る。一方、トランジスタＴ３７のコレクタは抵抗Ｒ３５
を介して前記エミッタフォロアトランジスタＴ３４のエ
ミッタ端子に接続されている。
なるカレントミラー回路にて構成され、その一方のトラ
ンジスタＴ３６のコレクタ端子には抵抗Ｒ３４を介して
前記トランジスタＴ３５のエミッタ端子に接続されてい
る。一方、トランジスタＴ３７のコレクタは抵抗Ｒ３５
を介して前記エミッタフォロアトランジスタＴ３４のエ
ミッタ端子に接続されている。
そして、トランジスタＴ３１のベース端子にＬレベルの
信号が入力されると、この時、トランジスタＴ３２のベ
ース端子にはＨレベルの信号が入力されるため、エミッ
タフォロアトランジスタＴ３５のコレクタ電流はエミッ
タフォロアトランジスタＴ３４のコレクタ電流より大き
くなる。一方、電流制御回路部３２のトランジスタＴ３
６を流れる電流は大きくなるが、トランジスタＴ３７に
エミッタフォロアトランジスタＴ３４から供給される電
流は少ない。その結果、エミッタフォロアトランジスタ
Ｔ３４を流れる電流は全てトランジスタＴ３７によって
引かれ、出力回路部３３のトランジスタはオフする。
信号が入力されると、この時、トランジスタＴ３２のベ
ース端子にはＨレベルの信号が入力されるため、エミッ
タフォロアトランジスタＴ３５のコレクタ電流はエミッ
タフォロアトランジスタＴ３４のコレクタ電流より大き
くなる。一方、電流制御回路部３２のトランジスタＴ３
６を流れる電流は大きくなるが、トランジスタＴ３７に
エミッタフォロアトランジスタＴ３４から供給される電
流は少ない。その結果、エミッタフォロアトランジスタ
Ｔ３４を流れる電流は全てトランジスタＴ３７によって
引かれ、出力回路部３３のトランジスタはオフする。
一方、トランジスタＴ３１のベース端子にＨレベルの信
号が入力されると、この時、トランジスタＴ３２のベー
ス端子にはＬレベルの信号か入力されているため、エミ
ッタフォロアトランジスタＴ３５のコレクタ電流はエミ
ッタフォロアトランジスタＴ３４のコレクタ電流より小
さくなる。しかし、電流制御回路部３２のトランジスタ
Ｔ３６を流れる電流はトランジスタＴ３７を流れる電流
と等しい。その結果、エミッタフォロアトランジスタＴ
３４を流れる電流とエミッタフォロアトランジスタＴ３
５を流れる電流の差は出力回路部３３に流れて出力回路
部３３のトランジスタをオンする。
号が入力されると、この時、トランジスタＴ３２のベー
ス端子にはＬレベルの信号か入力されているため、エミ
ッタフォロアトランジスタＴ３５のコレクタ電流はエミ
ッタフォロアトランジスタＴ３４のコレクタ電流より小
さくなる。しかし、電流制御回路部３２のトランジスタ
Ｔ３６を流れる電流はトランジスタＴ３７を流れる電流
と等しい。その結果、エミッタフォロアトランジスタＴ
３４を流れる電流とエミッタフォロアトランジスタＴ３
５を流れる電流の差は出力回路部３３に流れて出力回路
部３３のトランジスタをオンする。
従って、電流制御回路部３２を介して出力される出力信
号はＥＣＬ回路部３１に入力されたＥＣＬ論理レベルの
入力信号ＶＩＮ、 ／ＶＩＮを拡開した信号となる。そ
の結果、次段の出力回路部３３はこの出力信号−に基づ
いて動作し、ＣＭＯ８の論理レベルの出力信号ＶＯＵＴ
を出力することになる。
号はＥＣＬ回路部３１に入力されたＥＣＬ論理レベルの
入力信号ＶＩＮ、 ／ＶＩＮを拡開した信号となる。そ
の結果、次段の出力回路部３３はこの出力信号−に基づ
いて動作し、ＣＭＯ８の論理レベルの出力信号ＶＯＵＴ
を出力することになる。
このレベル変換回路は、高速性及び低消費電力に優れて
いるもののカレントミラー回路にて構成された電流制御
回路部３２は常に電流が流れていることから、変換回路
全体として低消費電力化を図る余地が多々あった。
いるもののカレントミラー回路にて構成された電流制御
回路部３２は常に電流が流れていることから、変換回路
全体として低消費電力化を図る余地が多々あった。
［発明が解決しようとする課題］
そのため、上記のレベル変換回路を移動体通信機器等の
スタンバイ時間の長い機器に使用すると、レベル変換回
路の電流制御回路部３２には電流が流れ続けるので無駄
な電力が消費されてしまい、この電力消費は非常に大き
な問題となる。
スタンバイ時間の長い機器に使用すると、レベル変換回
路の電流制御回路部３２には電流が流れ続けるので無駄
な電力が消費されてしまい、この電力消費は非常に大き
な問題となる。
そこで、例えばスタンバイ状態のときには一旦電源を切
ってしまうことが考えられる。しかしながら、前記出力
回路部３３等のＣＭＯＳトランジスタに対しても電源が
切られることになる。そのため、スタンバイ状態から動
作状態に移り電源が投入される時、ＣＭＯＳトランジス
タの動作遅れが生じ、高速化を図る上で大きな障害とな
る。
ってしまうことが考えられる。しかしながら、前記出力
回路部３３等のＣＭＯＳトランジスタに対しても電源が
切られることになる。そのため、スタンバイ状態から動
作状態に移り電源が投入される時、ＣＭＯＳトランジス
タの動作遅れが生じ、高速化を図る上で大きな障害とな
る。
本発明は上記問題点を解消するためになされたものであ
って、その目的は高速化を損なうことなく、スタンバイ
状態において低消費電力化を図ることができるレベル変
換回路を提供することにある。
って、その目的は高速化を損なうことなく、スタンバイ
状態において低消費電力化を図ることができるレベル変
換回路を提供することにある。
［課題を解決するための手段］
第１図は本発明の原理説明図である。
エミッタ結合された第１及び第２のトランジスタＴｌ、
Ｔ２の少なくとも一方にＥＣＬ論理レベルの入力信号が
入力される電流スイッチ回路と、前記両トランジスタＴ
ｌ、Ｔ２のコレクタ端子に接続される出力トランジスタ
Ｔ３．Ｔ４とによりＥＣＬ回路部１が構成されている。
Ｔ２の少なくとも一方にＥＣＬ論理レベルの入力信号が
入力される電流スイッチ回路と、前記両トランジスタＴ
ｌ、Ｔ２のコレクタ端子に接続される出力トランジスタ
Ｔ３．Ｔ４とによりＥＣＬ回路部１が構成されている。
そして、ＥＣＬ回路回路部量力信号はスイッチ回路２を
介して電流制御回路部３に出力される。この電流制御回
路部３は第３及び第４のトランジスタＴ５． Ｔ６から
なるカレントミラー回路によって構成され、前記ＥＣＬ
回路部１からの出力信号に基づいて電流制御を行い、該
ＥＣＬ回路部１から出力される出力信号のレベルの変換
を行う。
介して電流制御回路部３に出力される。この電流制御回
路部３は第３及び第４のトランジスタＴ５． Ｔ６から
なるカレントミラー回路によって構成され、前記ＥＣＬ
回路部１からの出力信号に基づいて電流制御を行い、該
ＥＣＬ回路部１から出力される出力信号のレベルの変換
を行う。
［作用］
スイッチ回路２が導通状態において、第１及び第２のト
ランジスタＴＩ、Ｔ２に入力信号が入力され、第１のト
ランジスタＴＩがオン、第２のトランジスタＴ２がオフ
すると、第１のトランジスタＴ１のコレクタ端子がＬレ
ベル、第２のトランジスタＴ２のコレクタ端子はＨレベ
ルとなり、出力トランジスタＴ３がＬレベル、出力トラ
ンジスタＴ４かＨレベルとなる。
ランジスタＴＩ、Ｔ２に入力信号が入力され、第１のト
ランジスタＴＩがオン、第２のトランジスタＴ２がオフ
すると、第１のトランジスタＴ１のコレクタ端子がＬレ
ベル、第２のトランジスタＴ２のコレクタ端子はＨレベ
ルとなり、出力トランジスタＴ３がＬレベル、出力トラ
ンジスタＴ４かＨレベルとなる。
そして、ＥＣＬ回路部１からこれらの出力信号がスイッ
チ回路２を介して電流制御回路部３に圧力される。する
と、出力トランジスタＴ３がＬレベルとなっているので
、第３のトランジスタＴ５のコレクタ電流が小さくなり
、出力トランジスタＴ４を流れる電流は大きいので、出
力トランジスタＴ４に流れる電流と第４のトランジスタ
Ｔ６に流れる電流との差がＯＵＴ端子から流れ出る電流
となる。
チ回路２を介して電流制御回路部３に圧力される。する
と、出力トランジスタＴ３がＬレベルとなっているので
、第３のトランジスタＴ５のコレクタ電流が小さくなり
、出力トランジスタＴ４を流れる電流は大きいので、出
力トランジスタＴ４に流れる電流と第４のトランジスタ
Ｔ６に流れる電流との差がＯＵＴ端子から流れ出る電流
となる。
一方、第１のトランジスタＴ１がオフ、第２のトランジ
スタＴ２がオンすると、第１のトランジスタＴ１のコレ
クタ端子がＨレベル、第２のトランジスタＴ２のコレク
タ端子はＬレベルとなり、出力トランジスタＴ３がＨレ
ベル、出力トランジスタＴ４がＬレベルとなる。そして
、ＥＣＬ回路部１からこれらの出力信号がスイッチ回路
２を介して電流制御回路部３に出力される。すると、第
３のトランジスタＴ５のコレクタ電流が大きくなり、出
力トランジスタＴ４を流れる電流は小さいので、ＯＵＴ
端子から流れる電流はなくなる。
スタＴ２がオンすると、第１のトランジスタＴ１のコレ
クタ端子がＨレベル、第２のトランジスタＴ２のコレク
タ端子はＬレベルとなり、出力トランジスタＴ３がＨレ
ベル、出力トランジスタＴ４がＬレベルとなる。そして
、ＥＣＬ回路部１からこれらの出力信号がスイッチ回路
２を介して電流制御回路部３に出力される。すると、第
３のトランジスタＴ５のコレクタ電流が大きくなり、出
力トランジスタＴ４を流れる電流は小さいので、ＯＵＴ
端子から流れる電流はなくなる。
又、例えばシステム全体がスタンバイ状態にあると、電
流制御回路部３には電流が流れ続ける。
流制御回路部３には電流が流れ続ける。
この時、スイッチ回路２を非導通状態にすれば電流制御
回路部３に電流が流れないことになる。そのため、スタ
ンバイ状態のときにスイッチ回路２を非導通状態にして
電流制御回路部３への電流を流さないようにすれば低消
費電力化を図ることができる。
回路部３に電流が流れないことになる。そのため、スタ
ンバイ状態のときにスイッチ回路２を非導通状態にして
電流制御回路部３への電流を流さないようにすれば低消
費電力化を図ることができる。
［実施例］
以下、本発明を具体化した移動通信電話装置に使用され
るレベル変換回路の一実施例を第２図に従って説明する
。
るレベル変換回路の一実施例を第２図に従って説明する
。
レベル変換回路はＥＣＬ回路部１０、スイッチ回路ｌｌ
、電流制御回路部１２及び出力回路部１３とから構成さ
れている。
、電流制御回路部１２及び出力回路部１３とから構成さ
れている。
前記ＥＣＬ回路部１０はエミッタフォロア結合されたト
ランジスタＴＩＯ，Ｔｉｔと、その両エミッタ端子に接
続されたトランジスタＴＩ２及び抵抗Ｒ１１よりなる定
電流回路と、前記トランジスタＴＩＯ，Ｔｌｌの各コレ
クタ端子に接続された抵抗Ｒ１２，Ｒ１３と、トランジ
スタＴ１０゜Ｔｌｌのコレクタ端子から延びるノードＮ
ｌ、Ｎ２からの出力信号がベース端子に入力される出力
トランジスタＴ１３．Ｔ１４とから構成されている。又
、前記抵抗Ｒ１２，Ｒ１３及び出力トランジスタＴ１３
．Ｔ１４のコレクタ端子は高電圧ＶＣＣに接続され、抵
抗Ｒ１１は低電圧ＶＥＥに接続されている。
ランジスタＴＩＯ，Ｔｉｔと、その両エミッタ端子に接
続されたトランジスタＴＩ２及び抵抗Ｒ１１よりなる定
電流回路と、前記トランジスタＴＩＯ，Ｔｌｌの各コレ
クタ端子に接続された抵抗Ｒ１２，Ｒ１３と、トランジ
スタＴ１０゜Ｔｌｌのコレクタ端子から延びるノードＮ
ｌ、Ｎ２からの出力信号がベース端子に入力される出力
トランジスタＴ１３．Ｔ１４とから構成されている。又
、前記抵抗Ｒ１２，Ｒ１３及び出力トランジスタＴ１３
．Ｔ１４のコレクタ端子は高電圧ＶＣＣに接続され、抵
抗Ｒ１１は低電圧ＶＥＥに接続されている。
そして、前記トランジスタＴＩＯ，Ｔｌｌのベース端子
にそれぞれ相補信号であるＥＣＬ論理レヘしベ入力信号
Ｖｉｎ、／Ｖｉｎか入力され、これらの入力信号に基づ
いてトランジスタＴＩＯ，Ｔ１１が動作し、その出力信
号か前記出力トランシスタＴ１３．Ｔ１４のベース端子
に出力される。すると、該出力トランジスタＴ１３．Ｔ
１４（７）出力信号は前記スイッチ回路ｌｌ、電流制御
回路部１２を介して出力回路部１３に出力される。
にそれぞれ相補信号であるＥＣＬ論理レヘしベ入力信号
Ｖｉｎ、／Ｖｉｎか入力され、これらの入力信号に基づ
いてトランジスタＴＩＯ，Ｔ１１が動作し、その出力信
号か前記出力トランシスタＴ１３．Ｔ１４のベース端子
に出力される。すると、該出力トランジスタＴ１３．Ｔ
１４（７）出力信号は前記スイッチ回路ｌｌ、電流制御
回路部１２を介して出力回路部１３に出力される。
前記スイッチ回路１１はＰＭＯＳトランジスタＴ１５．
ＴＩ６によって構成されており、そのソース端子が前記
トランジスタＴ１３．ＴＩ４のエミッタ端子に接続され
ている。
ＴＩ６によって構成されており、そのソース端子が前記
トランジスタＴ１３．ＴＩ４のエミッタ端子に接続され
ている。
又、電流制御回路１２は同一エミッタサイズのトランジ
スタＴＩ７．Ｔ１８によってカレントミラー回路が構成
され、その一方のトランジスタＴ１７のコレクタ端子に
は抵抗Ｒ１４を介してＰＭＯＳトランジスタＴ１５のド
レイン端子に接続されている。又、同様に他方のトラン
ジスタＴＩ８のコレクタ端子は抵抗Ｒ１５を介してＰＭ
ＯＳトランジスタＴ１６のドレイン端子に接続されてい
る。そして、前記トランジスタＴ１７．Ｔ１８のエミッ
タ端子が低電圧ＶＥＨに接続されている。更に、前記ト
ランジスタＴ１７．Ｔ１８のベース端子はノードＮ３に
接続されている。
スタＴＩ７．Ｔ１８によってカレントミラー回路が構成
され、その一方のトランジスタＴ１７のコレクタ端子に
は抵抗Ｒ１４を介してＰＭＯＳトランジスタＴ１５のド
レイン端子に接続されている。又、同様に他方のトラン
ジスタＴＩ８のコレクタ端子は抵抗Ｒ１５を介してＰＭ
ＯＳトランジスタＴ１６のドレイン端子に接続されてい
る。そして、前記トランジスタＴ１７．Ｔ１８のエミッ
タ端子が低電圧ＶＥＨに接続されている。更に、前記ト
ランジスタＴ１７．Ｔ１８のベース端子はノードＮ３に
接続されている。
出力回路部１３はトランジスタＴ１９、ＰＭＯＳＭＯＳ
トランジスタＴ２０Ｏ８ｈランジスタＴ２１及び抵抗Ｒ
１６とから構成され、前記電流制御回路部Ｉ２のノード
Ｎ４が前記出力回路部１３におけるトランジスタＴ１９
のベース端子に接続されている。
トランジスタＴ２０Ｏ８ｈランジスタＴ２１及び抵抗Ｒ
１６とから構成され、前記電流制御回路部Ｉ２のノード
Ｎ４が前記出力回路部１３におけるトランジスタＴ１９
のベース端子に接続されている。
又、前記レベル変換回路の外部にはスタンバイ状態か否
かを判断する判定回路としてのＣＰＵＩ４が設けられる
とともに、該ＣＰＬＪ １４からの出力信号に基づいて
駆動する駆動回路１５が設けられている。尚、前記ＣＰ
Ｕ１４にスタンバイ状態であると判断する外部信号か入
力されると、該ＣＰＵ１４は前記駆動回路１５にＬレベ
ルの信号を出力し、スタンバイ状態でない外部信号がＣ
ＰＵ１４に入力されると駆動回路１５にＨレベルの信号
を出力する。尚、この実施例においてはＣＰＵ１４から
パルス信号を出力してスイッチ回路１１を間欠動作させ
るようになっている。
かを判断する判定回路としてのＣＰＵＩ４が設けられる
とともに、該ＣＰＬＪ １４からの出力信号に基づいて
駆動する駆動回路１５が設けられている。尚、前記ＣＰ
Ｕ１４にスタンバイ状態であると判断する外部信号か入
力されると、該ＣＰＵ１４は前記駆動回路１５にＬレベ
ルの信号を出力し、スタンバイ状態でない外部信号がＣ
ＰＵ１４に入力されると駆動回路１５にＨレベルの信号
を出力する。尚、この実施例においてはＣＰＵ１４から
パルス信号を出力してスイッチ回路１１を間欠動作させ
るようになっている。
前記駆動回路１５はインバータ１６から構成され、前記
インバータ１６はスイッチ回路１１におけ゛るＰＭＯＳ
トランジスタＴ１５．Ｔ１６の各ゲート端子にそれぞれ
接続されている。そして、インバータ１６は入力される
信号に基づいてその信号を反転してスイッチ回路１１に
おけるＰＭＯＳトランジスタＴ１５．Ｔ１６のゲート端
子に出力する。
インバータ１６はスイッチ回路１１におけ゛るＰＭＯＳ
トランジスタＴ１５．Ｔ１６の各ゲート端子にそれぞれ
接続されている。そして、インバータ１６は入力される
信号に基づいてその信号を反転してスイッチ回路１１に
おけるＰＭＯＳトランジスタＴ１５．Ｔ１６のゲート端
子に出力する。
つまり、外部信号に基づいてスタンバイ状態であること
をＣＰＵ１４が判別すると、Ｌレベルの信号をインバー
タ１６の入力端子に出力する。そのため、インバータ１
６の出力はその入力信号を反転し、スイッチ回路１１の
ＰＭＯ８）ランジスタＴ１５．Ｔ１６に出力する。する
と、その反転した出力信号のＨレベルのときだけスイッ
チ回路１１のＰＭＯＳトランジスタＴ１５．Ｔ１６かオ
フする。
をＣＰＵ１４が判別すると、Ｌレベルの信号をインバー
タ１６の入力端子に出力する。そのため、インバータ１
６の出力はその入力信号を反転し、スイッチ回路１１の
ＰＭＯ８）ランジスタＴ１５．Ｔ１６に出力する。する
と、その反転した出力信号のＨレベルのときだけスイッ
チ回路１１のＰＭＯＳトランジスタＴ１５．Ｔ１６かオ
フする。
又、スタンバイ状態でない外部信号に基づいてＣＰＵ１
４が判別すると、Ｈレベルの信号をインバータ１６の入
力端子に出力する。そのため、インバータ１６はＬレベ
ルの信号をスイッチ回路ｌｌのＰＭＯＳトランジスタＴ
１５．Ｔ１６のゲート端子に出力する。すると、ＰＭＯ
ＳトランジスタＴ１５．Ｔ１６かオンする。
４が判別すると、Ｈレベルの信号をインバータ１６の入
力端子に出力する。そのため、インバータ１６はＬレベ
ルの信号をスイッチ回路ｌｌのＰＭＯＳトランジスタＴ
１５．Ｔ１６のゲート端子に出力する。すると、ＰＭＯ
ＳトランジスタＴ１５．Ｔ１６かオンする。
次に、上記のように構成されたレベル変換回路の作用に
ついて説明する。
ついて説明する。
外部信号（例えば、°移動通信等における通話開始信号
）がＣＰＵ１４に入力されると、ＣＰＵＩ４は駆動回路
１５におけるインバータ１６の入力端子にＨレベルの信
号を出力する。すると、インバータ１６はこの信号を反
転してＬレベルの信号をスイッチ回路１１におけるＰＭ
Ｏ８）ランジスタＴ１５，７１６のベース端子に入力し
て、ＰＭＯＳトランジスタＴ１５．Ｔ１６をオンさせる
。
）がＣＰＵ１４に入力されると、ＣＰＵＩ４は駆動回路
１５におけるインバータ１６の入力端子にＨレベルの信
号を出力する。すると、インバータ１６はこの信号を反
転してＬレベルの信号をスイッチ回路１１におけるＰＭ
Ｏ８）ランジスタＴ１５，７１６のベース端子に入力し
て、ＰＭＯＳトランジスタＴ１５．Ｔ１６をオンさせる
。
この状態で、ＥＣＬ回路部１０におけるトランジスタＴ
ＩＯ，Ｔｌｌのベース端子にＥＣＬ論理レベルの相補信
号が入力され、例えばトランジスタＴＩＯかオン、トラ
ンジスタＴｌｌがオフすると、ノードＮ１がＬレベル、
ノードＮ２がＨレベルとなる。従って、出力トランジス
タＴ１３がＬレベルとなり、出力トランジスタＴ１４か
Ｈレベルとなる。そのため、ＥＣＬ回路部１０からこれ
らの出力信号がスイッチ回路１１のＰＮ１０Ｓトランジ
スタＴ１５．Ｔ１６を介して電流制御回路部１２に出力
される。
ＩＯ，Ｔｌｌのベース端子にＥＣＬ論理レベルの相補信
号が入力され、例えばトランジスタＴＩＯかオン、トラ
ンジスタＴｌｌがオフすると、ノードＮ１がＬレベル、
ノードＮ２がＨレベルとなる。従って、出力トランジス
タＴ１３がＬレベルとなり、出力トランジスタＴ１４か
Ｈレベルとなる。そのため、ＥＣＬ回路部１０からこれ
らの出力信号がスイッチ回路１１のＰＮ１０Ｓトランジ
スタＴ１５．Ｔ１６を介して電流制御回路部１２に出力
される。
又、出力トランジスタＴ１３がＬレベルとなっているの
で、トランジスタＴ１７のコレクタ電流は小さ（なり、
出力トランジスタＴ１４に流れる電流とトランジスタＴ
１８に流れる電流との差が出力回路部１３に流入する。
で、トランジスタＴ１７のコレクタ電流は小さ（なり、
出力トランジスタＴ１４に流れる電流とトランジスタＴ
１８に流れる電流との差が出力回路部１３に流入する。
この結果、出力回路部１３のトランジスタＴ１９がオン
して出力回路部１３の出力側からはＨレベルの信号が出
力される。
して出力回路部１３の出力側からはＨレベルの信号が出
力される。
又、ＥＣＬ回路部１０におけるトランジスタＴ１０、Ｔ
ｌｌのベース端子にＥＣＬ論理レベルの相補信号が入力
され、トランジスタＴＩＯかオフ、トランジスタＴｌｌ
がオンすると、ノートＮｌかＨレベル、ノードＮ２がＬ
レベルとなる。従って、圧力トランジスタＴＩ３がＨレ
ベル、出力トランジスタＴ１４かＬレベルとなる。そし
て、この出力信号かＰＭＯ８Ｉ−ランジスタＴ１５．Ｔ
１６を介して電流制御回路部１２に出力される。
ｌｌのベース端子にＥＣＬ論理レベルの相補信号が入力
され、トランジスタＴＩＯかオフ、トランジスタＴｌｌ
がオンすると、ノートＮｌかＨレベル、ノードＮ２がＬ
レベルとなる。従って、圧力トランジスタＴＩ３がＨレ
ベル、出力トランジスタＴ１４かＬレベルとなる。そし
て、この出力信号かＰＭＯ８Ｉ−ランジスタＴ１５．Ｔ
１６を介して電流制御回路部１２に出力される。
又、出力トランジスタＴ１３がＨレベルとなっているの
で、トランジスタＴ１７のコレクタ電流か大きくなり、
出力トランジスタＴＩ４に流れる電流は小さいので出力
回路部１３への流入する電流はなくなる。この結果、出
力回路部１３のトランジスタＴ１９はオフするので、出
力回路部１３の出力側からはＬレベルの信号か出力され
る。
で、トランジスタＴ１７のコレクタ電流か大きくなり、
出力トランジスタＴＩ４に流れる電流は小さいので出力
回路部１３への流入する電流はなくなる。この結果、出
力回路部１３のトランジスタＴ１９はオフするので、出
力回路部１３の出力側からはＬレベルの信号か出力され
る。
一方、通話開始信号が無くなりスタンバイ状態となった
とＣＰＵ１４が判別すると、ＣＰＵ １４はＬレベルの
信号をインバータＩ６に出力し、インバータ１６はその
出力信号を反転してスイッチ回路１１における各ＰＭＯ
ＳトランジスタＴ１５゜Ｔ１６のゲート端子に出力する
。
とＣＰＵ１４が判別すると、ＣＰＵ １４はＬレベルの
信号をインバータＩ６に出力し、インバータ１６はその
出力信号を反転してスイッチ回路１１における各ＰＭＯ
ＳトランジスタＴ１５゜Ｔ１６のゲート端子に出力する
。
従って、電流制御回路１２はスイッチ回路１１によって
間欠動作させることができるので、レベル変換回路の高
速性を損なうことなく、スタンバイ状態においてスイッ
チ回路１１がオフしているときに電流が流れず、その分
低消費電力化を図ることができる。
間欠動作させることができるので、レベル変換回路の高
速性を損なうことなく、スタンバイ状態においてスイッ
チ回路１１がオフしているときに電流が流れず、その分
低消費電力化を図ることができる。
尚、この実施例においてはレベル変換回路のスイッチ回
路１１を駆動回路１５により間欠動作させたが、スタン
バイ状態においてスイッチ回路Ｉｌを完全にオフ状態に
しておくことも可能である。
路１１を駆動回路１５により間欠動作させたが、スタン
バイ状態においてスイッチ回路Ｉｌを完全にオフ状態に
しておくことも可能である。
この結果、前記実施例よりさらに低消費電力化を図るこ
とができる。
とができる。
又、前記スイッチ回路１１のＰＭＯＳトランジスタＴ１
５．Ｔ１６をＮＭＯＳトランジスタに具体化することも
可能である。
５．Ｔ１６をＮＭＯＳトランジスタに具体化することも
可能である。
更に、第３図に示すように、前記実施例における抵抗Ｒ
１２，Ｒ１３をＰＭＯ３）ランジスタＴ２１に置き換え
るとともに、ＮＰＮ型のトランジスタＴ１３．Ｔ１４を
ＰＭＯ８）ランジスタＴ１３、Ｔ１４に置き換えること
も可能である。そして、電流制御回路部１２と出力回路
部Ｉ３との間に２段構成となるインバータ回路１７を設
けることも可能である。又、電流制御回路部１２のトラ
ンジスタＴ１７．Ｔ１８をＮＭＯＳＭＯＳトランジスタ
Ｔ２２化することも可能である。
１２，Ｒ１３をＰＭＯ３）ランジスタＴ２１に置き換え
るとともに、ＮＰＮ型のトランジスタＴ１３．Ｔ１４を
ＰＭＯ８）ランジスタＴ１３、Ｔ１４に置き換えること
も可能である。そして、電流制御回路部１２と出力回路
部Ｉ３との間に２段構成となるインバータ回路１７を設
けることも可能である。又、電流制御回路部１２のトラ
ンジスタＴ１７．Ｔ１８をＮＭＯＳＭＯＳトランジスタ
Ｔ２２化することも可能である。
次に、本発明の別例を第４図に基づいて説明する。尚、
前記実施例と同一の構成については同一番号を付してそ
の説明を省略する。
前記実施例と同一の構成については同一番号を付してそ
の説明を省略する。
この別例においては、ＥＣＬ回路部１０の出力トランジ
スタＴ１３をバイポーラ型ＰＮＰとなるトランジスタＴ
２３に変更して使用している。
スタＴ１３をバイポーラ型ＰＮＰとなるトランジスタＴ
２３に変更して使用している。
又、スイッチ回路１１はバイポーラ型ＰＮＰとなるトラ
ンジスタＴ２４を使用し、そのエミッタ端子は抵抗Ｒ１
６を介して高電圧ＶＣＣに接続され、コレクタ端子はカ
レントミラー回路にて構成された電流制御回路部１２に
おけるトランジスタＴ１８のコレクタ端子に接続されて
いる。そして、ベース端子は抵抗Ｒ１７を介して外部信
号端子２０に接続されている。尚、前記外部信号端子２
０は前記実施例にて示したＣＰＵ １４及び駆動回路１
５に接続されている。
ンジスタＴ２４を使用し、そのエミッタ端子は抵抗Ｒ１
６を介して高電圧ＶＣＣに接続され、コレクタ端子はカ
レントミラー回路にて構成された電流制御回路部１２に
おけるトランジスタＴ１８のコレクタ端子に接続されて
いる。そして、ベース端子は抵抗Ｒ１７を介して外部信
号端子２０に接続されている。尚、前記外部信号端子２
０は前記実施例にて示したＣＰＵ １４及び駆動回路１
５に接続されている。
更に、高電圧ＶＣＣ及び低電圧ＶＥＥ間には前記トラン
ジスタＴ１２とで定電流回路を構成する判定回路及び駆
動回路を兼ねたバイアス回路２１が設けられており、前
記外部信号端子２０に接続されている。そのため、外部
信号端子２０にＨレベルの信号が入力されると、この信
号に基づいてバイアス回路２１はトランジスタＴ １．
２をオフさせる。
ジスタＴ１２とで定電流回路を構成する判定回路及び駆
動回路を兼ねたバイアス回路２１が設けられており、前
記外部信号端子２０に接続されている。そのため、外部
信号端子２０にＨレベルの信号が入力されると、この信
号に基づいてバイアス回路２１はトランジスタＴ １．
２をオフさせる。
又、外部信号端子２０にＬレベルの信号が入力されると
、この信号に基づいてバイアス回路２１は前記トランジ
スタＴＩ２をオンさせる。
、この信号に基づいてバイアス回路２１は前記トランジ
スタＴＩ２をオンさせる。
従って、通話開始信号となる外部信号が入力されると、
外部信号端子２０にスタンバイ状態を解除するＬレベル
の信号が入力され、スイッチ回路１１のトランジスタＴ
２４がオンするとともに、バイアス回路２１からバイア
ス電圧がトランジスタＴ１２のベース端子に出力される
ため、該トランジスタＴ １．２はオンする。この結果
、ＥＣＬ回路１０におけるトランジスタＴＩＯ，Ｔｌｌ
の状態に基ついて出力信号が出力線２２から出力される
。
外部信号端子２０にスタンバイ状態を解除するＬレベル
の信号が入力され、スイッチ回路１１のトランジスタＴ
２４がオンするとともに、バイアス回路２１からバイア
ス電圧がトランジスタＴ１２のベース端子に出力される
ため、該トランジスタＴ １．２はオンする。この結果
、ＥＣＬ回路１０におけるトランジスタＴＩＯ，Ｔｌｌ
の状態に基ついて出力信号が出力線２２から出力される
。
又、通話開始信号か無くなり、スタンバイ状態にするＨ
レベルの信号が外部信号端子２０に入力される。そして
、スイッチ回路１１のトランジスタＴ２４がオフすると
ともに、バイアス回路２１からＬレベルの信号がトラン
ジスタＴＩ２のへ一ス端子に出力されるため、該トラン
ジスタＴＩ２はオフする。
レベルの信号が外部信号端子２０に入力される。そして
、スイッチ回路１１のトランジスタＴ２４がオフすると
ともに、バイアス回路２１からＬレベルの信号がトラン
ジスタＴＩ２のへ一ス端子に出力されるため、該トラン
ジスタＴＩ２はオフする。
従って、スタンバイ状態においてＥＣＬ回路部１０、電
流制御回路部１２に電流が流れないので、低消費電力化
を図ることかできる。
流制御回路部１２に電流が流れないので、低消費電力化
を図ることかできる。
［発明の効果］
以上詳述したように、本発明は高速化を損なうことなく
、スタンバイ状態において低消費電力化を図ることがで
きる優れた効果を有する。
、スタンバイ状態において低消費電力化を図ることがで
きる優れた効果を有する。
第１図は本発明の原理説明図、
第２図は本発明を具体化した一実施例を示す電気回路図
、 第３図は本発明の別例を示す電気回路図、第４図は本発
明の別例を示す電気回路図、第５図は従来例を示す電気
回路図である。 図において、 ■はＥＣＬ回路部、 ２はスイッチ回路、 ３は電流制御回路部、 ＴＩは第１のトランジスタ、 Ｔ２は第２のトランジスタ、 Ｔ３．Ｔ４は出力トランジスタ、 Ｔ５は第３のトランジスタ、 Ｔ６は第４のトランジスタである。 １ 本発明の原理説明図 １− 、、−一一一 −１
、 第３図は本発明の別例を示す電気回路図、第４図は本発
明の別例を示す電気回路図、第５図は従来例を示す電気
回路図である。 図において、 ■はＥＣＬ回路部、 ２はスイッチ回路、 ３は電流制御回路部、 ＴＩは第１のトランジスタ、 Ｔ２は第２のトランジスタ、 Ｔ３．Ｔ４は出力トランジスタ、 Ｔ５は第３のトランジスタ、 Ｔ６は第４のトランジスタである。 １ 本発明の原理説明図 １− 、、−一一一 −１
Claims (1)
- 【特許請求の範囲】 １、少なくともいずれか一方にＥＣＬ論理レベルの入力
信号が入力される第１及び第２のトランジスタ（Ｔ１、
Ｔ２）がエミッタ結合した電流スイッチ回路と、その両
トランジスタの少なくとも一方のコレクタ端子に対して
接続された出力トランジスタ（Ｔ３、Ｔ４）とからなる
ＥＣＬ回路部（１）と、 第３及び第４のトランジスタ（Ｔ５、Ｔ６）からなるカ
レントミラー回路であって、その一方のトランジスタ（
Ｔ５、Ｔ６）が前記出力トランジスタ（Ｔ３、Ｔ４）の
出力端子に接続され、その出力端子の電流制御を行って
その出力端子のレベルを変換する電流制御回路部（３）
と からなるレベル変換回路において、 前記電流制御回路部（３）への電流供給を遮断するため
のスイッチ回路（２）をＥＣＬ回路部（１）と電流制御
回路部（３）との間に設けたことを特徴とするレベル変
換回路。 ２、少なくともいずれか一方にＥＣＬ論理レベルの入力
信号が入力される第１及び第２のトランジスタがエミッ
タ結合した電流スイッチ回路とその両トランジスタの少
なくとも一方のコレクタ端子に対して接続された出力ト
ランジスタからなるＥＣＬ回路部と、 第３及び第４のトランジスタからなるカレントミラー回
路であって、その一方のトランジスタが前記出力トラン
ジスタの出力端子に接続され、その出力端子の電流制御
を行ってその出力端子のレベルを変換する電流制御回路
部と からなるレベル変換回路において、 前記第３及び第４のトランジスタに対してそれぞれ直列
に接続されたスイッチ回路と、 前記入力信号がスタンバイ状態か否かを判断する判定回
路と、 前記判定回路がスタンバイ状態と判定した時、前記スイ
ッチ回路を非導通状態にする駆動回路とを設けたことを
特徴とするレベル変換回路。 ３、少なくともいずれか一方にＥＣＬ論理レベルの入力
信号が入力される第１及び第２のトランジスタがエミッ
タ結合され、そのエミッタに定電流制御用トランジスタ
が接続された電流スイッチ回路と、前記両トランジスタ
の少なくとも一方のコレクタ端子に対して接続された出
力トランジスタからなるＥＣＬ回路部と、 第３及び第４のトランジスタからなるカレントミラー回
路であって、その一方のトランジスタが前記出力トラン
ジスタの出力端子に接続され、その出力端子の電流制御
を行ってその出力端子のレベルを変換する電流制御回路
部と からなるレベル変換回路において、 前記入力信号がスタンバイ状態か否かを判断する判定回
路と、 前記判定回路がスタンバイ状態と判定した時、前記定電
流制御用トランジスタを非導通にする駆動回路と を設けたことを特徴とするレベル変換回路。 ４、少なくともいずれか一方にＥＣＬ論理レベルの入力
信号が入力される第１及び第２のトランジスタがエミッ
タ結合され、そのエミッタに定電流制御用トランジスタ
が接続されたた電流スイッチ回路と、前記両トランジス
タの少なくとも一方のコレクタ端子に対して接続された
出力トランジスタからなるＥＣＬ回路部と、 第３及び第４のトランジスタからなるカレントミラー回
路であって、その一方のトランジスタが前記出力トラン
ジスタの出力端子に接続され、その出力端子の電流制御
を行ってその出力端子のレベルを変換する電流制御回路
部と からなるレベル変換回路において、 前記電流制御回路部への電流供給を遮断するスイッチ回
路と、 前記入力信号がスタンバイ状態か否かを判断する判定回
路と、 前記判定回路がスタンバイ状態と判定した時、前記定電
流制御用トランジスタ及びスイッチ回路を非導通にする
駆動回路と を設けたことを特徴とするレベル変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300701A JPH04172713A (ja) | 1990-11-06 | 1990-11-06 | レベル変換回路 |
| US07/788,369 US5287019A (en) | 1990-11-06 | 1991-11-06 | ECL to CMOS level conversion circuit |
| EP19910402981 EP0485291A3 (en) | 1990-11-06 | 1991-11-06 | Level conversion circuit |
| KR1019910019686A KR920011075A (ko) | 1990-11-06 | 1991-11-06 | 레벨 변환 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300701A JPH04172713A (ja) | 1990-11-06 | 1990-11-06 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172713A true JPH04172713A (ja) | 1992-06-19 |
Family
ID=17888045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2300701A Pending JPH04172713A (ja) | 1990-11-06 | 1990-11-06 | レベル変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5287019A (ja) |
| EP (1) | EP0485291A3 (ja) |
| JP (1) | JPH04172713A (ja) |
| KR (1) | KR920011075A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040710A (en) * | 1997-06-05 | 2000-03-21 | Nec Corporation | CML-CMOS conversion circuit |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05224621A (ja) * | 1992-02-14 | 1993-09-03 | Toshiba Corp | 液晶パネル駆動電源用半導体装置 |
| JP2546489B2 (ja) * | 1993-04-23 | 1996-10-23 | 日本電気株式会社 | レベル変換回路 |
| JP3071605B2 (ja) * | 1993-04-23 | 2000-07-31 | 日本電気株式会社 | 半導体記憶装置 |
| US5598160A (en) * | 1993-10-14 | 1997-01-28 | Ricoh Company, Ltd. | Signal processing circuit with built-in dynamic range matching |
| DE4409453A1 (de) * | 1994-03-18 | 1995-09-21 | Thomson Brandt Gmbh | BiCMOS-Pegelwandler ECL-CMOS |
| EP0678984B1 (en) * | 1994-04-15 | 2000-07-26 | STMicroelectronics S.r.l. | High-to-low-voltage signal level shift circuit |
| JPH07303037A (ja) * | 1994-05-06 | 1995-11-14 | Mitsubishi Electric Corp | エミッタ結合型論理回路 |
| US5682108A (en) * | 1995-05-17 | 1997-10-28 | Integrated Device Technology, Inc. | High speed level translator |
| US5850158A (en) * | 1997-02-24 | 1998-12-15 | Analog Devices, Inc. | Actively regulated totem pole TTL output stage |
| IT1292096B1 (it) * | 1997-06-05 | 1999-01-25 | Sgs Thomson Microelectronics | Circuito convertitore da logica bipolare a logica cmos a elevata velocita' |
| DE19930178C1 (de) * | 1999-06-30 | 2001-01-11 | Siemens Ag | ECL/CMOS-Pegelwandler |
| US7969189B2 (en) * | 2009-11-24 | 2011-06-28 | Linear Technology Corporation | Method and system for improved phase noise in a BiCMOS clock driver |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154917A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | デジタル回路 |
| US4713560A (en) * | 1986-06-05 | 1987-12-15 | Fairchild Semiconductor Corporation | Switched impedance emitter coupled logic gate |
| JPS63126316A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6474823A (en) * | 1987-09-17 | 1989-03-20 | Fujitsu Ltd | Emitter follower circuit |
| JPH0777346B2 (ja) * | 1988-12-28 | 1995-08-16 | 株式会社東芝 | 論理レベル変換回路 |
| JPH02303216A (ja) * | 1989-05-17 | 1990-12-17 | Fujitsu Ltd | 半導体集積回路 |
-
1990
- 1990-11-06 JP JP2300701A patent/JPH04172713A/ja active Pending
-
1991
- 1991-11-06 US US07/788,369 patent/US5287019A/en not_active Expired - Lifetime
- 1991-11-06 EP EP19910402981 patent/EP0485291A3/en not_active Withdrawn
- 1991-11-06 KR KR1019910019686A patent/KR920011075A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040710A (en) * | 1997-06-05 | 2000-03-21 | Nec Corporation | CML-CMOS conversion circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5287019A (en) | 1994-02-15 |
| EP0485291A2 (en) | 1992-05-13 |
| KR920011075A (ko) | 1992-06-27 |
| EP0485291A3 (en) | 1992-08-19 |
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