JPS63126316A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路装置技術、さらにはＥＣＬ
　（エミッタ結合論理）と入出力レベルの互換性を有す
るＢ　ｉ−０ＭＯ３（バイポーラ−ＣＭＯＳ複合論理回
路）型の半導体集積回路装置に適用して有効な技術に関
するもので、たとえば、周辺ＥＣＬ型のＢ　ｉ−ＣＭＯ
５ＲＡＭに利用して有効な技術に関するものである。

［従来の技術］ 最近、インターフェイス（Ｉ／Ｆ）部だけをＥＣＬで構
成し、内部回路部はＣＭＯＳあるいはＢ１−ＣＭＯＳに
よる低消費電力型の回路で構成した半導体集積回路装置
が開発されている。

この種の複合型半導体集積回路装置は、たとえば、日経
マグロウヒル社刊行「日経エレクトロニクス　１９８６
年３月１０日号（阻３９０）」１として注目されている
。

ここで、本発明者は、上記技術が適用されたＢｉ−ＣＭ
Ｏ９型半導体記憶装置について検討した。以下は、公知
とされた技術ではないが、本発明者によって検討された
技術であり、その概要は次のとおりである。

第４図は本発明者によって検討されたＢ　ｉ　−ＣＭ　
ＯＳ型記憶装置の要部における回路を示す。

同図に示すＢ　ｉ−ＣＭＯ３型Ｏ３Ｍは、先ず、アドレ
ス信号Ａｉｎなとの外部信号を受けるインターフェイス
（Ｉ／Ｆ）部がＥＣＬＩによって構成されている。この
ＥＣＬＩは、接地電位と負電源ＶＥＥとの間で動作し、
所定の基準電圧■３．によって定められる論理しきい値
をもつ。また、ＥＣＬＩは、その内部に多数の定電流回
路Ｉａを有する。各定電流回路Ｉεはそれぞれ、バイポ
ーラ・トランジスタＱＰ：、と抵抗Ｒεによって構成さ
れ、そのバイポーラ・トランジスタＱεのベースに所定
の制御電圧Ｖｃｓを与えることにより、その制御電圧Ｖ
ｃ５と抵抗Ｒεによって定められる一定の電流を流す。

制御電圧ＶＣ３は、別に設けられた共通の基準電圧発生
回路５から供給される。

上記ＥＣＬＩで受けたＥＣＬレベルの信号は、レベル変
換回路２によってＥＣＬレベルからＣＭＯ８の論理レベ
ルに変換される。レベル変換された信号は、Ｂ　ｉ−Ｃ
ＭＯ３型Ｏ３回路３からなるデコーダ３によって論理処
理された後、Ｂｉ−ＣＭＯ３型Ｏ３回路４からなるワー
ド線ドライバを選択駆動する。選択駆動されたワード線
ドライバは、ワード線ＷをＬ（低、レベル）からＨ（高
レベル）に駆動して、選択された行の記憶セルＭを能動
化させる。記憶セルＭはＭＯ３素子によって構成されて
いる。この記憶セルＭは、詳細な図示は省略するが、行
方向に布線されたワード線Ｗと列方向に布線されたデー
タ線ＤＩ、Ｄ２によって選択されるようになっている。

以上のように、外部との信号の授受が行われるインター
フェイス（１／Ｆ）部だけをＥＣＬＩで構成する一方、
それ以外の内部回路部を電力消費の小さなり　ｉ−ＣＭ
Ｏ３およびＭ　ＯＳ素子で構成することにより、全体的
な消費電力の低減が可能になるとともに、ＥＣＬとＭＯ
Ｓのそれぞれの利点が活されるようになって、高速かつ
高集積のコ２憶装置が可能になる。

［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。

すなわち、上述したＢ　ｉ　−ＣＭＯ９型の記憶装置で
は、その内部回路部においては、Ｂｉ−ＣＭＯ８および
ＭＯ３素子によってかなりの低消費電力化が達成されて
いる。しかし、そのインターフェイス（Ｉ／Ｆ）部を構
成するＥＣＬＩにおいては、そのＥＣＬＩの内部にて上
記定電流回路工Ｅなどによる多量の電流が常時流れてい
るため、かなりの電流を消費する。このため、せっかく
内部回路部の消費電力を低減させても、インターフェイ
ス（Ｉ／Ｆ）部での消費電力が依然として大きいために
、全体としては、なお大きな消費電力を要していた。

そこで、本発明者らは、記憶装置全体の時間平均的な消
費電力を低減させるために、その記憶装置が非選択の待
機状態にあるときにＥＣＬの動作電源だけを完全に遮断
すること、いわゆるパワーダウン方式を検討した。

しかし、このパワーダウン方式では、大電流を高速でス
イッチ制御するために比較的大掛かりなパワー制御回路
が必要となる。また、パワーダウン方式では、電源が一
旦完全に遮断されてしまうために、非選択から選択状懇
に切り換えられたときの動作の立ち上がりが遅くなって
しまい、そのパワーダウンの状態から立ち上がるまでの
起動時間が非選択から選択への切り換え時間よりも長く
かかってしまう、という別の問題を生じることもあきら
かとなった。

本発明の目的は、インターフェイス（１／Ｆ）部にＥＣ
Ｌを有するＢ　ｉ−ＣＭＯ３型半導体集積回路装置の全
体的な消費電力を、比較的簡単かつ小規模な構成でもっ
て効果的に低減させられるようにする、という技術を提
供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、インターフェイス（Ｉ／Ｆ）部を構成するＥ
ＣＬの定電流回路に制御電圧を与える基準電圧発生回路
の動作を、待機モードを設定するために外部から与えら
れる制御信号によって制御させる、というものである。

［作用］ 上記した手段によれば、待機モードにあるときは、この
待機モードを設定している制御信号によってＥＣＬ内の
定電流回路の電流を定める制御電圧が制御される。これ
により、ＥＣＬ内の定電流回路に流れる電流が制御され
て、ＥＣＬの動作電流の大部分が制御されるようになる
。この場合、ＥＣＬそのものの電源は投入されたままな
ので、ＥＣＬの動作の回復は、パワーダウン状態からの
回復よりも大幅に速く行われる。

以上のようにして、たとえば大電流をスイッチングする
ための大掛かりなパワー制御回路に依存することなく、
比較的簡単がっ小規模な構成を付加するだけでもって、
インターフェイス（１／Ｆ）部にＥＣＬを有するＢｉ−
ＣＭＯ３型Ｏ３体１ｆｆｆ回路装置の全体的な消費電力
を効果的に低減させる、という目的が達成される。

［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図はこの発明による技術が適用された半導体集積回
路装置の要部における回路を示す。

同図に示す半導体集積回路装置はＢ　ｉ　−ＣＭ　Ｏ８
型のスタチックＲＡＭとして構成され、先ず、アドレス
信号Ａｉｎなどの外部信号を受けるインターフェイス（
Ｉ／Ｆ）部がＥＣＬＩによって構成されている。このＥ
ＣＬＩは、接地電位と負電源ＶＥＥとの間で動作し、所
定の基準電圧ＶＢＢによって定められる論理しきい値を
もつ。また、ＦＣＬＩは、その内部に多数の定電流回路
Ｉεを有する。各定電流回路Ｉεはそれぞれ、バイポー
ラ・トランジスタＱＥと抵抗ＲＥによって構成され、そ
のバイポーラ・トランジスタＱＥのベースに所定の制御
電圧ｖｃ５を与えることにより、その制御電圧ＶＣ３と
抵抗Ｒｔによって定められる一定の電流を流す。制御電
圧ＶＣ３は、別に設けられた共通の基準電圧発生回路５
から供給される。

上記ＥＣＬＩで受けたＥＣＬレベルの信号は、レベル変
換回路２によってＢＣＬレベルからＣＭＯＳの論理レベ
ルに変換される。レベル変換回路２はＭＯＳ）ランリス
タによって構成されている。

レベル変換された信号は、Ｂ　１−ＣＭＯＳ型論理回路
３からなるデコーダ３によって論理処理された後、Ｂ　
ｉ−ＣＭＯ３型Ｏ３回路からなるワード線ドライバ４を
選択駆動する。Ｂ　ｉ−ＣＭＯＳ型論理回路３．４は、
その入力論理部がＣＭＯＳトランジスタによって構成さ
れ、その最終出力段がバイポーラ・トランジスタによっ
て構成されている。

選択駆動されたワード線ドライバ４は、ワード線ＷをＬ
（低レベル〉がらＨ（高レベル）に駆動して、選択され
た行の記憶セルＭを能動化させる。記憶セルＭはＭＯ３
素子（電界効果素子）によって構成されている。この記
憶セルＭは、詳細な図示は省略するが、行方向に布線さ
れたワード線Ｗと列方向に布線されたデータ線Ｄｉ、Ｄ
２によって選択されるようになっている。

以上のようにして、外部との信号の授受が行われるイン
ターフェイス（Ｉ／Ｆ）部だけがＥＣＬｌで構成される
一方、それ以外の内部回路部は電力消費の小さなり　１
−ＣＭＯＳおよびＭＯ３素子で構成されている。

ここで、第１図に示したＢ　ｉ−ＣＭＯ３型Ｏ３チック
ＲＡＭでは、上述した構成に加えて、上記基準電圧発生
回路５を制御する制御回路６が設けられている。この制
御回路６は、外部がら記憶装置を待機モードに設定する
制御信号すなわちここではチップ選択信号面によって動
作し、その選択信号面が能動状態（ＣＳ＝”　Ｌ”　）
のときには基準電圧発生回路５を動作させて上記制御電
圧Ｖ（５を出力させる一方、その選択信号面が非能動状
態（已＝”′Ｈ“）のときには基準電圧発生回路５の動
作を制御して上記制御電圧ＶＣ５を遮断させるように構
成されている。

次に動作について説明する。

記憶装置が外部からアクセスされて、アドレス信号ＡＬ
ｎとともにチップ選択信号面が与えられたときには、基
準電圧発生回路５から制御電圧Ｖａｓが発せられ、これ
によってＥＣＬｌ内の定電流回路ＩＥに所定の定電流が
流れるようになって、そのＥＣＬＩが動作状態になる。

一方、記憶装置がアクセスされずに待機モードにあると
きには、チップ選択信号Ｓが非能動状態（面＝　”　Ｈ
”　）になっていることによって制６１電圧ＶＣｓの供
給が停止され、ＥＣＬｌ内の定電流回路ＩＩ：に電流が
流れなくなる。これにより、ＥＣＬｌの動作電流の大部
分が、大きな時間遅れをともなうことなく直ちに遮断さ
れるようになる。

この場合、ＥＣＬＩの本来の動作電源は投入されたまま
であり、そのＥＣＬｌ内の定電流回路ＩＥの制御電圧Ｖ
ｃ５だけがオン・オフ制御されることによってＥＣＬＩ
の動作電流が制御される。このようにしてＥＣＬＩの動
作電流を制御することにより、そのＥＣＬＩの動作の回
復は、全体の動作電源を遮断してしまうパワーダウン状
態からの回復よりも、大幅に速く行われるようになる。

以上のようにして、大電流をスイッチングするための大
掛かりなパワー制御回路に依存することなく、比較的簡
単かつ小規模な構成を付加するだけでもって、インター
フェイス（Ｉ／Ｆ）部をなすＥＣＬｌの不要時における
電流消費を抑えることができる。これによって、半導体
集積回路装置の全体的な消費電力を効果的に低減させる
ことができるようになる。

第２図は上記基準電圧発生回路５および制御回路６の部
分の詳細に実施例を示す。

同図において、基準電圧発生回路５は、バイポーラ・ト
ランジスタＱ５１．Ｑ５２．抵抗Ｒ５１、Ｒ５２，Ｒ５
３，Ｒ５４、ダイオードＤ５１、Ｄ５２などによって構
成され、ダイオードＤ５１とバイポーラ・トランジスタ
Ｑ５１によって定電圧を分圧し、この定電圧をバイポー
ラ・トランジスタＱ５２から出力するようになっている
。

制御回路６は、バイポーラ・ｌ・ランリスタＱ６１と定
電流回路Ｉ６１によるエミッタフォロワと、バイポーラ
・トランジスタＱ６２．Ｑ６３および定電流回路Ｉ６２
による差動回路によって構成される。そして、この差動
回路をなす一方のバイポーラ・トランジスタＱ６３のコ
レクタが基準電圧発生回路５内に接続されている。

チップ選択信号面は、タイミング信号発生回路７に入力
されるとともに、上記制御回路６にも入力されるように
なっている。

チップ選択信号面が能動状ｆｉ　（Ｃ９＝”　Ｌ”　）
のときには、差動出力側のバイポーラ・トランジスタＱ
６２がオフ（ＯＦＦ）状態となり、このとき基準電圧発
生回路５は制御回路６の干渉を受けずに正常に動作して
所定の制御電圧ＶＣ３を出力する。

一方、チップ選択信号面が非能動状Ｍ（ｃｓ＝”Ｈ″）
のとき、つまり記憶装置が待機モードにあるときには、
差動出力側のバイポーラ・トランジスタＱ６２がオン〈
ＯＮ）状態に駆動される。すると、このオン（ＯＮ）状
態となったバイポーラ・ｌ・ランリスタＱ６２によって
、基準電圧発生回路５内にて分圧される電圧が負側電源
■εε側にクランプされる。これによって、基準電圧発
生回路５の出力である制御電圧Ｖｃｓが遮断される。

第３図は上記基準電圧発生回路５および制御回路６の部
分の別の実施例を示す。

第２図に示したものとの相違点だけを示すと、この実施
例では、基準電圧発生回路５内にて定電圧を分圧するた
めの電流がｐチャンネルＭ　ＯＳ　１−ランリスタＭ５
１を介して供給されるようになっている。そして、この
ＭＯＳトランジスリス５１のゲートに制御回路６の出力
が入力されるようになっている。

制御回路６の方は、差動回路の出力側パイボーラ・トラ
ンジスタＱ６３のコレクタにプルアップ抵抗Ｒ６１が接
続されている。それ以外は第２図に示したものと同様で
ある。

この実施例では、チップ選択信号面が非能動状態（面＝
′”Ｈ°゛）になると、基準電圧発生回路５内のＭｏＳ
トランジスリス５１がオフ（ＯＦＦ）状態にされること
によって、制御電圧ＶＣ５が遮断されるようになってい
る。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、デコーダ
などの周辺回路の一部もＥＣＬで構成してもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体記憶装置に適
用した場合について説明したが、それに限定されるもの
ではなく、たとえば、演算プロセッサあるいは通信コン
トローラなどの機能をもつ半導体集積回路装置などにも
適用できる。

少なくとも、待機モードを有する条件のものには適用で
きる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、インターフェイス（Ｉ／Ｆ）部にＥＣＬを有
するＢ　ｉ−ＣＭＯ３型半導体集積回路装置の全体的な
消費電力を、比較的簡単かつ小規模な構成でもって効果
的に低減させることができる、という効果が得られる。

【図面の簡単な説明】

第１図はこの発明による技術が適用された半導体記憶装
置の要部における回路の一実施例を示す図、 第２図は第１図に示した回路の一部における一実施例を
示す図、 第３図は第１図に示した回路の一部における別の実施例
を示す図、 第４図はこの発明に先立って検討された半導体記憶装置
の要部における回路を示す図である。 １・・・インターフェイス（Ｉ／Ｆ）部をなすＥＣＬ（
エミッタ結合論理）、Ｉｔ　・・・定電流回路、ＶＯ２
・・・制御電圧、２・・・レベル変換回路、３．４−−
−Ｂｉ−ＣＭＯ８型Ｏ８回路、５・・・基準電圧発生回
路、６・・・制御回路、Ｍ・・・記憶セル、面・・・チ
ップ選択信号（待機モード設定信号）。 第　　１　　　図 第　　２　　図 第　　３　　図

Claims (1)

1. 【特許請求の範囲】 １、インターフェイス部にＥＣＬ（エミッタ結合論理）
   が形成され、内部回路部にＥＣＬ以外の低消費電力型の
   回路が形成され、外部からの制御信号によって設定され
   る待機モードを有する半導体集積回路装置であって、上
   記ＥＣＬ内の定電流回路に制御電圧を与える基準電圧発
   生回路の動作を上記制御信号によって制御する制御回路
   を有することを特徴とする半導体集積回路装置。 ２、上記内部回路部の主要部が、電界効果素子によって
   構成される記憶素子とバイポーラーＣＭＯＳ複合論理回
   路による周辺回路とからなる記憶回路であることを特徴
   とする特許請求の範囲第１項記載の半導体集積回路装置
   。