JP3071605B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3071605B2 JP3071605B2 JP5096359A JP9635993A JP3071605B2 JP 3071605 B2 JP3071605 B2 JP 3071605B2 JP 5096359 A JP5096359 A JP 5096359A JP 9635993 A JP9635993 A JP 9635993A JP 3071605 B2 JP3071605 B2 JP 3071605B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- level
- ecl
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
で、低消費電力、小面積化を実現する半導体記憶装置に
関する。
で、低消費電力、小面積化を実現する半導体記憶装置に
関する。
【０００２】
【従来の技術】従来のこの種の半導体メモリ装置、つま
り入出力にラッチもしくはレジスタ回路を内蔵した同期
式のメモリ装置を説明する。また、この例では入出力を
ＥＣＬレベル、内蔵回路としてレジスタ回路を入出力に
用いた。
り入出力にラッチもしくはレジスタ回路を内蔵した同期
式のメモリ装置を説明する。また、この例では入出力を
ＥＣＬレベル、内蔵回路としてレジスタ回路を入出力に
用いた。
【０００３】第１の従来例を図３を用いて説明する。入
力信号Ｉ１〜８のＥＣＬレベルを入力とするバイポーラ
トランジスタ（バイポーラＴｒ）から成るＥＣＬレジス
タ回路ＥＲ１に入る。ＥＲ１の出力はメモリ回路ＲＡＭ
に入る。ＲＡＭからの出力は出力用のＥＣＬレジスタ回
路ＥＲ２に入り出力バッファＯＵＴを介して出力され
る。レジスタを制御する信号ＣＬＫは駆動バッファＥＢ
により内部信号ＣＬＫＥとして回路全体に供給される。
回路動作は、入力クロック信号ＣＬＫの信号エッジによ
り入力データをＥＲ１から内部に取り込み、同時に読み
出されたデータをＥＲ２に取り込む。そして次のクロッ
クにてデータを出力する。ＲＡＭ回路を全てＥＣＬ回路
にて構成する以外に、このＲＡＭ内部にレベル変換回路
を配置しＣＭＯＳレベルにて構成する方法もある。ま
た、一般的にＥＣＬ構成のレジスタ回路はカレントスイ
ッチを２段使用したラッチ回路を２ゲート用いて実現さ
れている。
力信号Ｉ１〜８のＥＣＬレベルを入力とするバイポーラ
トランジスタ（バイポーラＴｒ）から成るＥＣＬレジス
タ回路ＥＲ１に入る。ＥＲ１の出力はメモリ回路ＲＡＭ
に入る。ＲＡＭからの出力は出力用のＥＣＬレジスタ回
路ＥＲ２に入り出力バッファＯＵＴを介して出力され
る。レジスタを制御する信号ＣＬＫは駆動バッファＥＢ
により内部信号ＣＬＫＥとして回路全体に供給される。
回路動作は、入力クロック信号ＣＬＫの信号エッジによ
り入力データをＥＲ１から内部に取り込み、同時に読み
出されたデータをＥＲ２に取り込む。そして次のクロッ
クにてデータを出力する。ＲＡＭ回路を全てＥＣＬ回路
にて構成する以外に、このＲＡＭ内部にレベル変換回路
を配置しＣＭＯＳレベルにて構成する方法もある。ま
た、一般的にＥＣＬ構成のレジスタ回路はカレントスイ
ッチを２段使用したラッチ回路を２ゲート用いて実現さ
れている。
【０００４】第２の従来例を図４を用いて説明する。こ
の例では入力信号Ｉ１〜８はレベル変換回路ＬＣ１によ
りＥＣＬからＣＭＯＳレベルに変わりＭＯＳレベルのレ
ジスタ回路ＭＲ１にそれぞれ入力され、その出力がＲＡ
Ｍに入る。ＲＡＭからの出力データは同じくＣＭＯＳレ
ベルのレジスタ回路ＭＲ２に入り、その出力はレベル変
換回路ＬＣ２を通って出力される。クロック信号もレベ
ル変換回路ＬＣ３にてＣＭＯＳレベルＣＬＫＭに変換さ
れた後、回路全体のレジスタに分配される。回路動作は
レベル変換されたＣＭＯＳレベルにて内部動作するが第
１の従来例と同様である。入出力のインターフェイス部
分にレベル変換回路を配置したこの例では、その内部回
路は全てＣＭＯＳレベルにて実現できる。ＣＭＯＳ構成
のレジスタ回路はＣＭＯＳインバータを用いたフリップ
フロップを２ゲート用いて実現される（特開昭６１−２
２７２８５）。
の例では入力信号Ｉ１〜８はレベル変換回路ＬＣ１によ
りＥＣＬからＣＭＯＳレベルに変わりＭＯＳレベルのレ
ジスタ回路ＭＲ１にそれぞれ入力され、その出力がＲＡ
Ｍに入る。ＲＡＭからの出力データは同じくＣＭＯＳレ
ベルのレジスタ回路ＭＲ２に入り、その出力はレベル変
換回路ＬＣ２を通って出力される。クロック信号もレベ
ル変換回路ＬＣ３にてＣＭＯＳレベルＣＬＫＭに変換さ
れた後、回路全体のレジスタに分配される。回路動作は
レベル変換されたＣＭＯＳレベルにて内部動作するが第
１の従来例と同様である。入出力のインターフェイス部
分にレベル変換回路を配置したこの例では、その内部回
路は全てＣＭＯＳレベルにて実現できる。ＣＭＯＳ構成
のレジスタ回路はＣＭＯＳインバータを用いたフリップ
フロップを２ゲート用いて実現される（特開昭６１−２
２７２８５）。
【０００５】
【発明が解決しようとする課題】この従来の半導体メモ
リ装置では次のような問題点があった。第１の従来例で
は多数存在するＥＣＬレジスタ回路がバイポーラＴｒに
よる回路にて構成されている。そのため大きなＤＣ消費
電流を必要とし全体パワーの１／２〜１／３近くにな
る。さらにレイアウトパターン上の面積もＣＭＯＳ回路
に比べると集積化しにくく全体チップを増大させる原因
となっている。
リ装置では次のような問題点があった。第１の従来例で
は多数存在するＥＣＬレジスタ回路がバイポーラＴｒに
よる回路にて構成されている。そのため大きなＤＣ消費
電流を必要とし全体パワーの１／２〜１／３近くにな
る。さらにレイアウトパターン上の面積もＣＭＯＳ回路
に比べると集積化しにくく全体チップを増大させる原因
となっている。
【０００６】第２の従来例ではレジスタ回路をＣＭＯＳ
回路にて構成しているため貫通電流がなく、集積化が容
易に進み上記問題は克服している。しかし、ＣＭＯＳレ
ベルにて内部クロック信号の引き回し、分配を行ってい
るため各入力レジスタに到達するクロック信号間で速度
差、つまりスキューが生じ入力信号のセットアップ、ホ
ールド特性を悪化させてしまう問題がある。さらにクロ
ック入力から出力レジスタのデータが出力するまでの時
間、つまりクロックアクセス時間が遅れてしまう問題が
ある。これは信号伝達パスに２段のレベル変換回路を介
し、さらに大振幅のＣＭＯＳレベルにより生じる配線遅
延が存在するためである。
回路にて構成しているため貫通電流がなく、集積化が容
易に進み上記問題は克服している。しかし、ＣＭＯＳレ
ベルにて内部クロック信号の引き回し、分配を行ってい
るため各入力レジスタに到達するクロック信号間で速度
差、つまりスキューが生じ入力信号のセットアップ、ホ
ールド特性を悪化させてしまう問題がある。さらにクロ
ック入力から出力レジスタのデータが出力するまでの時
間、つまりクロックアクセス時間が遅れてしまう問題が
ある。これは信号伝達パスに２段のレベル変換回路を介
し、さらに大振幅のＣＭＯＳレベルにより生じる配線遅
延が存在するためである。
【０００７】これらの問題はメモリ容量の増大により、
より顕著になってくるものであり、低消費電力および小
面積化を優れた特性を維持しつつ実現させるための大き
な障害となっている。
より顕著になってくるものであり、低消費電力および小
面積化を優れた特性を維持しつつ実現させるための大き
な障害となっている。
【０００８】
【課題を解決するための手段】本発明は上記の問題点を
解決するために入力レジスタ回路としてＣＭＯＳ論理レ
ベルの回路を、出力レジスタ回路としてＥＣＬ論理レベ
ルの回路を使用する。そして、これらを制御するクロッ
ク信号はＥＣＬレベル信号にて装置内部に分配し、出力
レジスタには直接入力する。入力レジスタには複数個の
レジスタに対しレベル変換回路をレジスタ入力直前に設
け、ＣＭＯＳレベルに変換後レジスタ回路に供給するよ
うにした。
解決するために入力レジスタ回路としてＣＭＯＳ論理レ
ベルの回路を、出力レジスタ回路としてＥＣＬ論理レベ
ルの回路を使用する。そして、これらを制御するクロッ
ク信号はＥＣＬレベル信号にて装置内部に分配し、出力
レジスタには直接入力する。入力レジスタには複数個の
レジスタに対しレベル変換回路をレジスタ入力直前に設
け、ＣＭＯＳレベルに変換後レジスタ回路に供給するよ
うにした。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】本発明の第１の実施例である同期式半導体
メモリ回路の回路構成図を図１に示す。この例では入力
レベルをＥＣＬレベルとし、８本の入力信号Ｉ１〜８、
２本の出力信号Ｏ１〜２、クロック信号ＣＬＫを持った
入出力レジスタ回路つきの同期式メモリとしている。Ｉ
１〜８はレベル変換回路ＬＣ１を通りＣＭＯＳレベルに
変換され、ＣＭＯＳ回路により形成される入力レジスタ
ＭＲに入る。ＭＲの出力は内部のメモリ回路領域ＲＡＭ
に入り、その出力がＥＣＬ回路により形成される出力レ
ジスタＥＲに入る。そしてＥＲの出力が出力バッファＯ
ＵＴを通ってＯ１、２に出力される。レジスタ回路を制
御するＣＬＫ入力は駆動バッファＥＢ１により、ＥＣＬ
レベルのまま内部クロック信号ＣＬＫＥ１としてＥＲに
は直接伝達される。またＭＲに対しては、レジスタ回路
入力直前までＣＬＫＥ１にて伝達された後、レベル変換
回路ＬＣ１１，１２にてＣＭＯＳレベルに変換されＭＲ
に入力される。ここでのレベル変換回路は各入力レジス
タにそれぞれ設ける必要はなく１回路にて複数個のレジ
スタに供給するようにしている。
メモリ回路の回路構成図を図１に示す。この例では入力
レベルをＥＣＬレベルとし、８本の入力信号Ｉ１〜８、
２本の出力信号Ｏ１〜２、クロック信号ＣＬＫを持った
入出力レジスタ回路つきの同期式メモリとしている。Ｉ
１〜８はレベル変換回路ＬＣ１を通りＣＭＯＳレベルに
変換され、ＣＭＯＳ回路により形成される入力レジスタ
ＭＲに入る。ＭＲの出力は内部のメモリ回路領域ＲＡＭ
に入り、その出力がＥＣＬ回路により形成される出力レ
ジスタＥＲに入る。そしてＥＲの出力が出力バッファＯ
ＵＴを通ってＯ１、２に出力される。レジスタ回路を制
御するＣＬＫ入力は駆動バッファＥＢ１により、ＥＣＬ
レベルのまま内部クロック信号ＣＬＫＥ１としてＥＲに
は直接伝達される。またＭＲに対しては、レジスタ回路
入力直前までＣＬＫＥ１にて伝達された後、レベル変換
回路ＬＣ１１，１２にてＣＭＯＳレベルに変換されＭＲ
に入力される。ここでのレベル変換回路は各入力レジス
タにそれぞれ設ける必要はなく１回路にて複数個のレジ
スタに供給するようにしている。
【００１１】次に、動作について説明する。同期式回路
動作の基本的な動きは従来回路にて説明した通りで変わ
りはない。しかし、各レジスタを制御するＣＬＫＥ１
は、回路全域に分散するレジスタ回路に信号を伝える
為、配線長が長くなる。この配線遅延時間が回路数の多
い入力レジスタ間での信号到達時間差（スキュー）にな
り、早いレジスタで入力信号のセットアップ時間ｔＳが
決定し、遅いレジスタでホールド時間ｔＨが決まること
になる。このＣＬＫＥ１を低振幅のＥＣＬレベルにて駆
動することで配線遅延を従来のＥＣＬレジスタ回路並に
抑えることができ、かつ入力レジスタとしてＣＭＯＳ回
路が使用できるため消費電流、面積の縮小が図れる。も
ちろん入力信号のタイミング特性ｔＳ＋ｔＨは内部スキ
ューのみではなくレジスタ回路自身の特性にも影響され
るが、近年のＭＯＳトランジスタの高性能化でＣＭＯＳ
回路構成でもＥＣＬ回路並（約１〜１．３倍程度）の特
性が得られるようになってきている。また、クロック信
号のレベル変換回路が複数個存在することに関しては、
レイアウト上近接する複数個の入力レジスタのグループ
に対して１個づつ設けるため、全体として数個でありパ
ワー、面積のではほぼ無視できる程度である。
動作の基本的な動きは従来回路にて説明した通りで変わ
りはない。しかし、各レジスタを制御するＣＬＫＥ１
は、回路全域に分散するレジスタ回路に信号を伝える
為、配線長が長くなる。この配線遅延時間が回路数の多
い入力レジスタ間での信号到達時間差（スキュー）にな
り、早いレジスタで入力信号のセットアップ時間ｔＳが
決定し、遅いレジスタでホールド時間ｔＨが決まること
になる。このＣＬＫＥ１を低振幅のＥＣＬレベルにて駆
動することで配線遅延を従来のＥＣＬレジスタ回路並に
抑えることができ、かつ入力レジスタとしてＣＭＯＳ回
路が使用できるため消費電流、面積の縮小が図れる。も
ちろん入力信号のタイミング特性ｔＳ＋ｔＨは内部スキ
ューのみではなくレジスタ回路自身の特性にも影響され
るが、近年のＭＯＳトランジスタの高性能化でＣＭＯＳ
回路構成でもＥＣＬ回路並（約１〜１．３倍程度）の特
性が得られるようになってきている。また、クロック信
号のレベル変換回路が複数個存在することに関しては、
レイアウト上近接する複数個の入力レジスタのグループ
に対して１個づつ設けるため、全体として数個でありパ
ワー、面積のではほぼ無視できる程度である。
【００１２】出力レジスタについては、第１の従来例と
同じ回路構成であり、このＥＣＬレジスタ並のクロック
アクセス時間を実現できることは明確である。出力レジ
スタをＥＣＬ回路にした為の電流量増加の影響はさほど
大きくない。一般的に入力信号数は出力信号数に対し３
〜１０倍以上多いため、入力レジスタおよび入力バッフ
ァ系の消費電流量が全体回路のパワーに大きく影響する
ことになる。また、ＲＡＭブロックの出力がＥＣＬレベ
ルである点は、メモリセルからの読みだし信号は通常数
１０〜数１００ｍＶであり、これをセンスアンプにて増
幅して読みだしている。したがって、低振幅のＥＣＬレ
ベルに調整し出力することは容易である。
同じ回路構成であり、このＥＣＬレジスタ並のクロック
アクセス時間を実現できることは明確である。出力レジ
スタをＥＣＬ回路にした為の電流量増加の影響はさほど
大きくない。一般的に入力信号数は出力信号数に対し３
〜１０倍以上多いため、入力レジスタおよび入力バッフ
ァ系の消費電流量が全体回路のパワーに大きく影響する
ことになる。また、ＲＡＭブロックの出力がＥＣＬレベ
ルである点は、メモリセルからの読みだし信号は通常数
１０〜数１００ｍＶであり、これをセンスアンプにて増
幅して読みだしている。したがって、低振幅のＥＣＬレ
ベルに調整し出力することは容易である。
【００１３】本発明の第２の実施例を図２を用いて説明
する。図は半導体メモリ回路の入力レジスタおよびその
制御信号ブロック系、つまり第１の実施例の図１のＭＲ
Ｅのブロックを示している。本実施例の他の領域は実施
例１と同一である。ＣＬＫ入力信号は駆動バッファＥＢ
２にて同相と逆相の差動信号ＣＬＫＥ２として回路全体
に分配される。この信号対は入力レジスタの直前に位置
するＥＣＬバッファ回路ＥＢ２１，２２を通り、レベル
変換回路ＬＣ１１，１２を通って入力レジスタに伝えら
れる。また、入力レジスタの構成、効果は第１の実施例
と変わらない。
する。図は半導体メモリ回路の入力レジスタおよびその
制御信号ブロック系、つまり第１の実施例の図１のＭＲ
Ｅのブロックを示している。本実施例の他の領域は実施
例１と同一である。ＣＬＫ入力信号は駆動バッファＥＢ
２にて同相と逆相の差動信号ＣＬＫＥ２として回路全体
に分配される。この信号対は入力レジスタの直前に位置
するＥＣＬバッファ回路ＥＢ２１，２２を通り、レベル
変換回路ＬＣ１１，１２を通って入力レジスタに伝えら
れる。また、入力レジスタの構成、効果は第１の実施例
と変わらない。
【００１４】次に、動作について説明する。内部クロッ
ク信号の伝達方法をＥＣＬレベルの差動信号にした為、
さらにこの信号が直接レベル変換回路に入らずＥＣＬバ
ッファにて増幅されてから入る為、第１の実施例より更
に信号振幅を小さくすることができる。第１の実施例で
は約０．５〜１Ｖの振幅が必要であるが、本実施例では
約０．２Ｖまで小さくすることが可能となる。これによ
り入力信号のｔＳ＋ｔＨ特性は更に改善されるはずであ
る。また、回路パスのゲート段数は増加するが、低振幅
化により配線長の配線遅延時間の減少および駆動回路の
スイッチング時間の短縮が可能となりレジスタまでの速
度は高速化することが期待できる。
ク信号の伝達方法をＥＣＬレベルの差動信号にした為、
さらにこの信号が直接レベル変換回路に入らずＥＣＬバ
ッファにて増幅されてから入る為、第１の実施例より更
に信号振幅を小さくすることができる。第１の実施例で
は約０．５〜１Ｖの振幅が必要であるが、本実施例では
約０．２Ｖまで小さくすることが可能となる。これによ
り入力信号のｔＳ＋ｔＨ特性は更に改善されるはずであ
る。また、回路パスのゲート段数は増加するが、低振幅
化により配線長の配線遅延時間の減少および駆動回路の
スイッチング時間の短縮が可能となりレジスタまでの速
度は高速化することが期待できる。
【００１５】次に具体的特性例を０．６μｍクラスのＢ
ｉ−ＣＭＯＳ設計ルールによるデータを用いて説明す
る。図５に入力バッファおよび入力レジスタ回路領域の
回路面積に対する消費電流の特性を示す。これは２５６
Ｋ〜１Ｍクラスの入出力レジスタ回路を有した同期式の
メモリ回路を想定したデータであり、第１の従来例およ
び本発明の値を示している。図から本発明は従来例に比
べ、面積にして約１／２に、電流にして約１／３に削減
されていることがわかる。電流削減はレジスタ回路にて
ＤＣ貫通電流がほとんどゼロになったためである。回路
全体を考えてみてもＤＣ電流は約１／２になり大きな効
果を示している。
ｉ−ＣＭＯＳ設計ルールによるデータを用いて説明す
る。図５に入力バッファおよび入力レジスタ回路領域の
回路面積に対する消費電流の特性を示す。これは２５６
Ｋ〜１Ｍクラスの入出力レジスタ回路を有した同期式の
メモリ回路を想定したデータであり、第１の従来例およ
び本発明の値を示している。図から本発明は従来例に比
べ、面積にして約１／２に、電流にして約１／３に削減
されていることがわかる。電流削減はレジスタ回路にて
ＤＣ貫通電流がほとんどゼロになったためである。回路
全体を考えてみてもＤＣ電流は約１／２になり大きな効
果を示している。
【００１６】図６に内部クロック信号の配線長に対する
遅延時間およびスキューの特性を示す。どちらも入力レ
ジスタ回路への入力の時点での時間を示しており、メモ
リ回路の構成は図５と同様である。第２の従来例に比べ
遅延時間は１０〜２０％高速化しており、スキューに関
しては約１／３の０．１ｎｓ前後になりＥＣＬ回路並に
ほとんど無視できる値まで改善されている。
遅延時間およびスキューの特性を示す。どちらも入力レ
ジスタ回路への入力の時点での時間を示しており、メモ
リ回路の構成は図５と同様である。第２の従来例に比べ
遅延時間は１０〜２０％高速化しており、スキューに関
しては約１／３の０．１ｎｓ前後になりＥＣＬ回路並に
ほとんど無視できる値まで改善されている。
【００１７】
【発明の効果】以上説明してきた通り、本発明は入力レ
ジスタ（ラッチ）回路をＣＭＯＳレベルにて、また出力
レジスタ（ラッチ）回路をＥＣＬレベルにて構成し、制
御用内部クロック信号をＥＣＬの低振幅レベルにて駆
動、分配し出力レジスタには直接、入力レジスタには直
前にてＣＭＯＳレベルに変換するようにした。この為消
費電流を１／２〜１／３に、レジスタ面積を約１／２に
削減しながらＥＣＬレジスタ並のクロックスキュー特
性、クロックアクセス特性を実現できた。
ジスタ（ラッチ）回路をＣＭＯＳレベルにて、また出力
レジスタ（ラッチ）回路をＥＣＬレベルにて構成し、制
御用内部クロック信号をＥＣＬの低振幅レベルにて駆
動、分配し出力レジスタには直接、入力レジスタには直
前にてＣＭＯＳレベルに変換するようにした。この為消
費電流を１／２〜１／３に、レジスタ面積を約１／２に
削減しながらＥＣＬレジスタ並のクロックスキュー特
性、クロックアクセス特性を実現できた。
【図１】本発明の第１の実施例を示す回路ブロック構成
図。
図。
【図２】本発明の第２の実施例を示す回路ブロック構成
図。
図。
【図３】第１の従来例を示す回路ブロック構成図。
【図４】第２の従来例を示す回路ブロック構成図。
【図５】本発明および従来例の入力バッファ、レジスタ
回路領域の面積に対する消費電流量。
回路領域の面積に対する消費電流量。
【図６】本発明および従来例の内部クロック配線長に対
する入力レジスタまでのクロック遅延時間、スキュー
量。
する入力レジスタまでのクロック遅延時間、スキュー
量。
Ｉ１〜８ 入力信号 Ｏ１〜２ 出力信号 ＣＬＫ クロック入力信号 ＣＬＫＥ ＥＣＬレベルの内部クロック信号 ＣＬＫＭ ＣＭＯＳレベルの内部クロック信号 ＬＣ１〜１２ レベル変換回路 ＭＲ ＣＭＯＳレベルのレジスタ回路 ＥＲ ＥＣＬレベルのレジスタ回路 ＥＢ〜ＥＢ２ ＥＣＬバッファ ＯＵＴ 出力バッファ ＲＡＭ 内部メモリブロック ＭＲＢ 入力レジスタブロック
フロントページの続き (56)参考文献 特開 平３−205692（ＪＰ，Ａ) 特開 昭61−227285（ＪＰ，Ａ) 電子情報通信学会技術研究報告，Ｖｏ ｌ．91，ｎｏ．100，1991，Ｐ．131− 136（ＳＤＭ91)
Claims (3)
- 【請求項１】 半導体メモリ集積回路素子ブロックと、
入力信号をＥＣＬ（エミッタ・カップルド・ロジック）
論理レベルからＣＭＯＳ論理レベルにレベル変換する複
数の入力レベル変換回路と、前記変換後のＣＭＯＳ論理
レベルの信号をラッチしその出力を前記半導体メモリ集
積回路素子ブロックに入力する複数の入力ラッチ回路
と、前記半導体メモリ集積回路素子ブロックのＥＣＬ論
理レベル出力信号をラッチする出力ラッチ回路と、ＥＣ
Ｌ論理レベルのクロック信号をＣＭＯＳ論理レベルに変
換して前記複数の入力ラッチ回路に供給するクロックレ
ベル変換回路とを有し、前記クロックレベル変換回路は
前記複数の入力ラッチ回路に対して、前記クロックレベ
ル変換回路と複数の前記入力ラッチ回路との間での配線
遅延差が抑えられるような近傍に設けられていることを
特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、クロックレベル変換回路の入力側の近傍にＥＣＬバ
ッファを設け、このＥＣＬバッファにはＥＣＬ論理の差
動電圧信号にてクロック信号を伝えるようにしたことを
特徴とする半導体記憶装置。 - 【請求項３】 前記入力ラッチ回路と前記出力ラッチ回
路のどちらか、もしくは両方をレジスタ回路にしたこと
を特徴とする請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096359A JP3071605B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶装置 |
| US08/231,472 US5420814A (en) | 1993-04-23 | 1994-04-22 | Small skew-clocked synchronous semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096359A JP3071605B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06309876A JPH06309876A (ja) | 1994-11-04 |
| JP3071605B2 true JP3071605B2 (ja) | 2000-07-31 |
Family
ID=14162803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5096359A Expired - Fee Related JP3071605B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5420814A (ja) |
| JP (1) | JP3071605B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2133946B (en) * | 1983-01-14 | 1986-02-26 | Itt Ind Ltd | Memory output circuit |
| JPS6122785A (ja) * | 1984-07-09 | 1986-01-31 | Shinko Electric Co Ltd | 可変速モ−タの制御方法 |
| JPS61227285A (ja) * | 1985-03-30 | 1986-10-09 | Nec Corp | 高密度メモリパツケ−ジ |
| JPS6453395A (en) * | 1987-08-25 | 1989-03-01 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH03205692A (ja) * | 1990-01-08 | 1991-09-09 | Hitachi Ltd | 半導体メモリ |
| JPH04172713A (ja) * | 1990-11-06 | 1992-06-19 | Fujitsu Ltd | レベル変換回路 |
| JPH05120884A (ja) * | 1991-10-28 | 1993-05-18 | Nec Corp | 半導体集積回路 |
-
1993
- 1993-04-23 JP JP5096359A patent/JP3071605B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-22 US US08/231,472 patent/US5420814A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電子情報通信学会技術研究報告，Ｖｏｌ．９１，ｎｏ．１００，１９９１，Ｐ．１３１−１３６（ＳＤＭ９１） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06309876A (ja) | 1994-11-04 |
| US5420814A (en) | 1995-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3680594B2 (ja) | 半導体集積回路 | |
| US4963767A (en) | Two-level ECL multiplexer without emitter dotting | |
| JPS63299513A (ja) | 出力回路 | |
| JP2001084776A (ja) | 半導体記憶装置 | |
| US20080298137A1 (en) | Method and structure for domino read bit line and set reset latch | |
| US5210715A (en) | Memory circuit with extended valid data output time | |
| JP3071605B2 (ja) | 半導体記憶装置 | |
| JPH0389624A (ja) | 半導体集積回路 | |
| JPH056677A (ja) | 半導体記憶装置及び半導体集積回路装置 | |
| JP2001068553A (ja) | 電子回路 | |
| JP3834691B2 (ja) | 半導体メモリ素子 | |
| JP2684998B2 (ja) | 半導体メモリ | |
| US5872741A (en) | Semiconductor memory device having voltage converters | |
| US6683818B1 (en) | Asynchronous random access memory with power optimizing clock | |
| JPH052888A (ja) | ゲートアレイ用メモリセル回路 | |
| JPH08273370A (ja) | 半導体記憶装置 | |
| JP2538628B2 (ja) | 半導体集積回路 | |
| JP3173489B2 (ja) | 半導体集積回路 | |
| JPH0213394B2 (ja) | ||
| KR100444316B1 (ko) | 반도체 메모리장치의 입력버퍼 | |
| JPS5849953B2 (ja) | アドレスバツフア回路 | |
| JPH07312384A (ja) | 信号線切替回路 | |
| JPH04362596A (ja) | 半導体スタチックｒａｍ | |
| JPH0721778A (ja) | 半導体記憶装置とチェインメモリ装置及びデータ処理装置 | |
| JPH0498687A (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960723 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |