JP2000091894A

JP2000091894A - レベルコンバータ回路

Info

Publication number: JP2000091894A
Application number: JP10259765A
Authority: JP
Inventors: Isao Fukushi; 功福士
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-09-14
Filing date: 1998-09-14
Publication date: 2000-03-31

Abstract

(57)【要約】【課題】電源電圧が低い集積回路においても出力端子の
立ち下がりの遅延時間を短縮し、立ち下がりの過渡時に
大きな貫通電流が流れるのを防止する。【解決手段】第１の電源と第３の電源とに駆動され入力
信号を反転するインバータと、ソースが第２の電源に接
続されゲートとドレインがクロスカップル接続された２
つのｐＭＯＳトランジスタと、ドレインがクロスカップ
ル接続点に、ソースが第３の電源に接続されゲートに入
力信号と反転信号が入力される２つのｎＭＯＳトランジ
スタと、第２の電源と第３の電源とに駆動されいずれか
一方のクロスカップル接続点の信号を遅延する遅延手段
と、遅延手段の遅延信号により制御されるスイッチ手段
とを有し、スイッチ手段は、入力信号または反転信号の
立ち上がり遷移時に、入力端子またはインバータの出力
端子といずれか一方のクロスカップル接続点を接続する
ように制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電圧の異なる２つ
以上の電源を用いる半導体集積回路内において、低電圧
の第１の電源を用いる回路から入力される低振幅信号を
高振幅信号に変換し、高電圧の第２の電源を用いる回路
に出力するレベルコンバータ回路に関する。

【０００２】

【従来の技術】図１は、従来のレベルコンバータ回路
（１）の回路図である。このレベルコンバータ回路
（１）は、入力端子ＩＮに第１の電源ＶＤＤ１（例えば
３．３Ｖ）を用いる回路から低振幅信号が入力される
と、その低振幅信号を高振幅信号に変換し、変換した高
振幅信号を出力端子ＯＵＴから第２の電源ＶＤＤ２（例
えば５．０Ｖ）を用いる回路に出力する。

【０００３】図２は、図１に示した従来のレベルコンバ
ータ回路（１）におけるノード１からノード４の電圧波
形図である。入力端子ＩＮに振幅が第１の電源ＶＤＤ１
のレベルの信号が入力され、インバータ２０を構成する
ｐＭＯＳトランジスタＰ３とｎＭＯＳトランジスタＮ３
のゲート（ノード１）に印加される。インバータ２０
は、ノード１の信号を反転して振幅が第１の電源ＶＤＤ
１のレベルの反転信号をノード２へ出力する。

【０００４】ノード１とノード２の信号は、それぞれｎ
ＭＯＳトランジスタＮ１、ｎＭＯＳトランジスタＮ２の
ゲートに加えられる。一方、ｐＭＯＳトランジスタＰ１
とｐＭＯＳトランジスタＰ２は、それぞれのゲートが互
いに相手側のドレインに接続され、それぞれのドレイン
がｎＭＯＳトランジスタＮ１とｎＭＯＳトランジスタＮ
２のドレインに接続されている。

【０００５】図２に示すように、初期状態でノード１が
Ｈレベル、ノード２がＬレベルとすると、ｎＭＯＳトラ
ンジスタＮ１が導通状態となり、ｎＭＯＳトランジスタ
Ｎ２が非導通状態となる。ｎＭＯＳトランジスタＮ１が
導通状態のためノード４がＬレベルとなっており、ノー
ド４がＬレベルのためｐＭＯＳトランジスタＰ２が導通
状態となっている。そして、ｐＭＯＳトランジスタＰ２
が導通状態のためノード３に接続された出力端子ＯＵＴ
はＨレベルとなっている。なお、出力端子ＯＵＴのＨレ
ベルの電位は第２の電源ＶＤＤ２のレベルである。

【０００６】今、入力端子ＩＮに信号が入力され、ノー
ド１の電位がＨレベルからＬレベルに変化すると、ノー
ド１の電位がインバータ２０の閾値電位を通過する時間
ｔ１で、ノード２がＬレベルからＨレベルに切り替わ
り、ｎＭＯＳトランジスタＮ１が非導通となり、ｎＭＯ
ＳトランジスタＮ２が導通となる。

【０００７】ノード３の電位は、ノード２の電位がｎＭ
ＯＳトランジスタＮ２の閾値電位を通過する時間ｔ２か
ら下降を開始するが、この場合、ｎＭＯＳトランジスタ
Ｎ２は、まだ導通しているｐＭＯＳトランジスタＰ２に
抗してノード３の電位を引き下げる。ノード３の電位が
下がり、時間ｔ３でｐＭＯＳトランジスタＰ１の閾値電
位を通過すると、ｐＭＯＳトランジスタＰ１が導通して
ノード４の電位を第２の電源ＶＤＤ２まで引き上げる。
この時すでにｎＭＯＳトランジスタＮ１は非導通となっ
ているので、ノード４の電位は急速に立ち上がる。ノー
ド４の電位が上がり、時間ｔ４でｐＭＯＳトランジスタ
Ｐ２の閾値電位を通過すると、ｐＭＯＳトランジスタＰ
２が非導通となり、ノード３はグランド電位ＧＮＤに下
がる。この場合、ｔ１からｔ３までの時間が、レベルコ
ンバータ回路（１）の遅延時間ｔｐｄである。

【０００８】次に、ノード１がＬレベルからＨレベルに
変化すると、ノード１の電位がインバータ２０の閾値電
位を通過する時間ｔ５でノード２がＨレベルから低下を
始め、時間ｔ６を過ぎてＬレベルに切り替わり、ｎＭＯ
ＳトランジスタＮ１が導通となりｎＭＯＳトランジスタ
Ｎ２が非導通となる。ｎＭＯＳトランジスタＮ１はまだ
導通しているｐＭＯＳトランジスタＰ１に抗してノード
４の電位を引き下げる。ノード４の電位が下がり、時間
ｔ７でｐＭＯＳトランジスタＰ２の閾値電位を通過する
と、ｐＭＯＳトランジスタＰ２が導通してノード３の電
位を第２の電源ＶＤＤ２のレベルまで引き上げる。この
時すでにｎＭＯＳトランジスタＮ２は非導通となってい
るので、ノード３の電位は急速に立ち上がる。ノード３
の電位が上がり、時間ｔ８でｐＭＯＳトランジスタＰ１
の閾値電位を通過すると、ｐＭＯＳトランジスタＰ１が
非導通となり、ノード４はグランド電位ＧＮＤに下が
る。以上のとおり、振幅が第１の電源ＶＤＤ１の入力信
号（ノード１）は、振幅が第２の電源ＶＤＤ２の出力信
号（ノード３）に変換される。

【０００９】レベルコンバータ回路（１）のｐＭＯＳト
ランジスタＰ２は、立ち上がりの際に出力端子ＯＵＴに
接続される負荷容量を駆動するために大きな駆動力が必
要であり、ゲート幅を大きく設計する必要がある。ま
た、ｎＭＯＳトランジスタＮ２も出力端子ＯＵＴの引き
下げを行うために、ｐＭＯＳトランジスタＰ２と同様に
ゲート幅を大きくして大きな駆動力を持たせる必要があ
る。ところが、出力端子ＯＵＴの引き下げは、ｎＭＯＳ
トランジスタＮ２により、導通状態のｐＭＯＳトランジ
スタＰ２に抗して行われるため、遅延時間ｔｐｄが大き
くなり、かつ、トランジスタＰ２、Ｎ２に大きな貫通電
流が流れるという問題がある。一方、ノード４側は負荷
容量を駆動しないので、ｐＭＯＳトランジスタＰ１のゲ
ート幅は小さくてもよく、比較的速く引き下げられる。

【００１０】このように、レベルコンバータ回路（１）
で出力端子ＯＵＴ（ノード３）の電位の引き下げが遅い
のは、ｐＭＯＳトランジスタＰ２が導通状態のままでノ
ード３の電位を引き下げるためである。ｐＭＯＳトラン
ジスタＰ２を速く非導通にさせるには、ノード４の電位
を速く引き上げればよいが、ノード４の電位を引き上げ
るｐＭＯＳトランジスタＰ１は、ノード３の電位が引き
下げられた結果やっと導通する動作であるため、ｐＭＯ
ＳトランジスタＰ１の動作を先行させることはできな
い。

【００１１】図３は、レベルコンバータ回路（１）の問
題点を改良した従来のレベルコンバータ回路（２）の回
路図である。また、図４は、レベルコンバータ回路
（２）のノード１〜４、ノード１０の電圧波形図であ
る。レベルコンバータ回路（２）は、レベルコンバータ
回路（１）のノード２とノード４の間にｎＭＯＳトラン
ジスタＮ４が接続され、ｎＭＯＳトランジスタＮ４を駆
動するインバータＤ１０が追加される。

【００１２】インバータＤ１０は第１の電源ＶＤＤ１に
接続されており、ノード２の信号を反転してｎＭＯＳト
ランジスタＮ４のゲートに出力する。ｐＭＯＳトランジ
スタＰ１、Ｐ２、Ｐ３、ｎＭＯＳトランジスタＮ１、Ｎ
２、Ｎ３はレベルコンバータ回路（１）の場合と同様で
ある。

【００１３】以下に述べるとおり、レベルコンバータ回
路（２）ではノード２の電位が立ち上がると、ノード３
の電位の変化を待たずｎＭＯＳトランジスタＮ４により
ノード４の電位が、第１の電源ＶＤＤ１からｎＭＯＳト
ランジスタＮ４の閾値電圧ＶＴＨＮ分下がったレベル
（ＶＤＤ１−ＶＴＨＮ）まで引き上げられ、ｐＭＯＳト
ランジスタＰ２が非導通になる動作を速める。

【００１４】図４に示すように、初期状態でノード１が
Ｈレベル、ノード２がＬレベルとすると、ｎＭＯＳトラ
ンジスタＮ１が導通状態で、ｎＭＯＳトランジスタＮ２
が非導通状態である。ノード２がＬレベルのためノード
１０はＨレベルで、ｎＭＯＳトランジスタＮ４は導通状
態である。このため、ノード４はＬレベル、ノード３は
Ｈレベルで電位は第２の電源ＶＤＤ２のレベルである。

【００１５】今、入力端子ＩＮに信号が入力され、ノー
ド１の電位がＨレベルからＬレベルに変化すると、ノー
ド１の電位がインバータ２０の閾値電位を通過する時間
ｔ１１で、ノード２の電位がＬレベルからＨレベルに切
り替わり、ｎＭＯＳトランジスタＮ１が非導通となり、
ｎＭＯＳトランジスタＮ２が導通となる。ｎＭＯＳトラ
ンジスタＮ２は、まだ導通しているｐＭＯＳトランジス
タＰ２に抗してノード３の電位を引き下げ始める。この
時点では、ノード１０はインバータＤ１０の遅延により
まだＨレベルであり、ｎＭＯＳトランジスタＮ４が導通
しているため、ノード２の立ち上がりによりノード４も
（ＶＤＤ１−ＶＴＨＮ）までは引き上げられる。

【００１６】ノード３の電位は、ノード２の電位がｎＭ
ＯＳトランジスタＮ２の閾値電位を通過する時間ｔ１２
で下降を始めるが、ノード４の電位が時間ｔ１３でｐＭ
ＯＳトランジスタＰ２の閾値電位を通過すると、ｐＭＯ
ＳトランジスタＰ２が非導通となり、ノード３は速やか
にグランド電位ＧＮＤに下がる。ノード３がＬレベルに
なり、時間ｔ１４でｐＭＯＳトランジスタＰ１の閾値電
位を通過すると、ｐＭＯＳトランジスタＰ１が導通しノ
ード４を第２の電源ＶＤＤ２まで引き上げる。この時ま
でには、ノード１０はＬレベルに切り替わっているた
め、ｎＭＯＳトランジスタＮ４は非導通となっている。
この場合、ｔ１１からｔ１４までの時間が、レベルコン
バータ回路（２）の遅延時間ｔｐｄである。

【００１７】このように、レベルコンバータ回路（２）
では、ノード３の変化を待たずｎＭＯＳトランジスタＮ
４によりノード４が速やかに引き上げられるため、ｐＭ
ＯＳトランジスタＰ２が非導通となる動作が速まり、遅
延時間ｔｐｄが短縮され貫通電流も削減される。図４で
は、比較のためにレベルコンバータ回路（１）波形を破
線で示している（以下同様）。

【００１８】次に、ノード１がＬレベルからＨレベルに
変化すると、ノード１の電位がインバータ２０の閾値電
位を通過する時間ｔ１５で、ノード２がＨレベルからＬ
レベルに切り替わり、ｎＭＯＳトランジスタＮ１が導通
となり、ｎＭＯＳトランジスタＮ２が非導通となる。ｎ
ＭＯＳトランジスタＮ１は、まだ導通しているｐＭＯＳ
トランジスタＰ１に抗してノード４を引き下げる。ノー
ド４の電位が下がり、時間ｔ１７でｐＭＯＳトランジス
タＰ２の閾値電位を通過すると、ｐＭＯＳトランジスタ
Ｐ２が導通してノード３を第２の電源ＶＤＤ２まで引き
上げる。この時すでにｎＭＯＳトランジスタＮ２は非導
通となっているので、ノード３の電位は急速に立ち上が
る。また、ノード１０は、ノード２の変化に遅れて時間
ｔ１６でＨレベルに切り替わり、ｎＭＯＳトランジスタ
Ｎ４が導通すると、ノード２がすでにＬレベルなので、
ノード４の引き下げに寄与し多少遷移を速める。ノード
３の電位が上がるとｐＭＯＳトランジスタＰ１が非導通
となり、ノード４はグランド電位ＧＮＤに下がる。

【００１９】

【発明が解決しようとする課題】レベルコンバータ回路
（１）では、前述のとおり、出力端子ＯＵＴの立ち下が
りの遅延時間ｔｐｄが大きく、立ち下がりの過渡時に大
きな貫通電流が流れるという問題点がある。

【００２０】一方、レベルコンバータ回路（２）は、例
えば、第１の電源ＶＤＤ１が３．３Ｖ、第２の電源ＶＤ
Ｄ２が５．０Ｖであるような従来の応用分野では有効で
あるが、近年の低消費電力指向の集積回路のように、電
源電圧が１Ｖ近辺である場合効果が少ないという問題が
ある。これはｎＭＯＳトランジスタＮ４がソースフォロ
ワ回路としてノード４に接続されているため、ｎＭＯＳ
トランジスタＮ４が、ノード４の電位を低い側の第１の
電源ＶＤＤ１より閾値ＶＴＨＮ分低いレベル（ＶＤＤ１
−ＶＴＨＮ）までしか引き上げないためである。

【００２１】例えば、電源電圧が低い集積回路で、第１
の電源ＶＤＤ１が１Ｖ、第２の電源ＶＤＤ２が１．５Ｖ
で、ｎＭＯＳトランジスタの閾値電圧ＶＴＨＮが０．５
Ｖ、ｐＭＯＳトランジスタの閾値電圧ＶＴＨＰが−０．
５Ｖの場合を考える。このときｎＭＯＳトランジスタＮ
４はノード４を高々（ＶＤＤ１−ＶＴＨＮ）＝０．５Ｖ
までしか引き上げず、ｐＭＯＳトランジスタＰ２が非導
通となる（ＶＤＤ２−ＶＴＨＰ）＝１Ｖには達すること
ができない。従って、レベルコンバータ回路（２）の遅
延時間ｔｐｄは、ｐＭＯＳトランジスタＰ１によりノー
ド４が引き上げられるのを待つレベルコンバータ回路
（１）の場合より多少短縮される程度にとどまる。

【００２２】このように、レベルコンバータ回路（２）
も（ＶＤＤ１−ＶＴＨＮ）が第２の電源ＶＤＤ２よりは
るかに低い場合には、出力端子ＯＵＴ（ノード３）の立
ち下がりの遅延時間ｔｐｄが大きく、立ち下がりの過渡
時に大きな貫通電流が流れるという問題がある。

【００２３】そこで本発明は、電源電圧が低い集積回路
においても、出力端子ＯＵＴの立ち下がりの遅延時間ｔ
ｐｄを短縮し、立ち下がりの過渡時に大きな貫通電流が
流れるのを防止するレベルコンバータ回路を提供するこ
とを目的とする。

【００２４】

【課題を解決するための手段】上記の目的は、第１の電
源と、前記第１の電源と異なる電位の第２の電源と、共
通電源とを有し、前記第１の電源と共通電源間の電位差
に対応する第１の振幅の入力信号を、前記第２の電源と
共通電源間の電位差に対応する第２の振幅の出力信号に
変換するレベルコンバータ回路において、前記第１の電
源と前記共通電源とに接続され、前記入力信号から前記
第１の振幅の反転信号を生成するインバータと、ソース
が前記第２の電源に接続され、ゲートとドレインがクロ
スカップル接続された１対の第１導電型トランジスタ
と、それぞれのドレインが一方又は他方のクロスカップ
ル接続点に接続され、それぞれのソースが前記共通電源
に接続され、それぞれのゲートに前記入力信号または前
記反転信号が入力される１対の第２導電型トランジスタ
と、前記第２の電源と前記共通電源とに接続され、前記
一方又は他方のクロスカップル接続点の信号を遅延さ
せ、前記第２の振幅の第１の遅延信号を生成する第１の
遅延手段と、前記第１の遅延信号により制御され、前記
インバータの出力端子と前記他方のクロスカップル接続
点間に設けられた第１のスイッチ手段とを有し、前記第
１のスイッチ手段は、前記反転信号が前記共通電源に対
応する電位から前記第１の電源に対応する電位に遷移す
る時に導通し、所定時間後に非導通となるように制御さ
れることを特徴とするレベルコンバータ回路を提供する
ことにより達成される。

【００２５】本発明によれば、一方のクロスカップル接
続点の電位の変化を待たず、第１のスイッチ手段により
他方のクロスカップル接続点の電位が速やかに引き上げ
られるため、一方のクロスカップル接続点に接続された
第１導電型トランジスタが非導通となる動作が速まり、
出力信号の立ち下がりの遅延時間が短縮され、立ち下が
りの過渡時に大きな貫通電流が流れるのを防止すること
ができる。また、遷移終了後第１のスイッチ手段は非導
通となるので、第１のスイッチ手段を通して第２の電源
から第１の電源へ電流が流れることは無い。

【００２６】更に、本発明のレベルコンバータ回路にお
いては、第１の遅延信号により、第１のスイッチ手段が
十分に導通するように制御されるので、一方のクロスカ
ップル接続点に接続された第１導電型トランジスタのゲ
ートを、第１の電源の電位まで引き上げることが出来
る。従って、第１、第２の電源が低電圧化しても、一方
のクロスカップル接続点に接続された第１導電型トラン
ジスタが非導通となる動作が速まり、出力信号の立ち下
がり時の遅延時間を短縮することができる。

【００２７】また上記の目的は、更に、上記の説明にお
いて、前記第２の電源と前記共通電源とに接続され、前
記他方又は一方のクロスカップル接続点の信号を遅延さ
せ、前記第２の振幅の第２の遅延信号を生成する第２の
遅延手段と、前記第２の遅延信号により制御され、前記
インバータの入力端子と前記一方のクロスカップル接続
点間に設けられた第２のスイッチ手段とを有し、前記第
２のスイッチ手段は、前記入力信号が前記共通電源に対
応する電位から前記第１の電源に対応する電位に遷移す
る時に導通し、所定時間後に非導通となるように制御さ
れることを特徴とするレベルコンバータ回路を提供する
ことにより達成される。

【００２８】本発明によれば、他方のクロスカップル接
続点の電位の立ち上げを速める手段に加え、第２の遅延
手段及び第２のスイッチ手段により、一方のクロスカッ
プル接続点の電位の立ち上げを速めることができる。こ
のため、出力信号の立ち下がり及び立ち上がり時の遅延
時間が短縮され、立ち下がり及び立ち上がりの過渡時に
大きな貫通電流が流れるのを防止することができる。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、かかる実施の
形態が本発明の技術的範囲を限定するものではない。

【００３０】まず、本発明のレベルコンバータ回路の原
理について説明する。図５は、本発明のレベルコンバー
タ回路の原理図であり、図６はその電圧波形である。図
５に示すようにｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ
３、ｎＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の接続は図
１及び図３の場合と同様である。本発明のレベルコンバ
ータ回路は、ノード２とノード４（他方のクロスカップ
ル接続点）の間にスイッチ手段Ｓ１が接続され、その導
通／非導通は遅延回路Ｄ１の出力ノード５で制御され
る。

【００３１】遅延回路Ｄ１は入力がノード３（一方のク
ロスカップル接続点）に接続されていて、ノード３の信
号を所定の時間遅延させた信号をノード５に出力する。
遅延回路Ｄ１の電源は第２の電源ＶＤＤ２であり、従っ
て出力振幅も第２の電源ＶＤＤ２のレベルである。本発
明のレベルコンバータ回路は、以下に説明するように、
出力端子ＯＵＴの立ち下がり時の遅延時間を短縮し、立
ち下がりの過渡時に大きな貫通電流が流れるのを防止す
ることができる。

【００３２】次に、本発明のレベルコンバータ回路の動
作について説明する。図６に示すように、初期状態でノ
ード１がＨレベル、ノード２がＬレベルとすると、ｎＭ
ＯＳトランジスタＮ１が導通状態、ｎＭＯＳトランジス
タＮ２が非導通状態となる。従って、ノード４はＬレベ
ル、ノード３はＨレベルで電位は第２の電源ＶＤＤ２の
レベルである。また、ノード５はスイッチＳ１を導通さ
せている状態とする。

【００３３】今、入力端子ＩＮに信号が入力され、ノー
ド１の電位がＨレベルからＬレベルに変化すると、ノー
ド１の電位がインバータ２０の閾値電位を通過する時間
ｔ２１で、ノード２がＬレベルからＨレベルに切り替わ
り、ｎＭＯＳトランジスタＮ１が非導通となり、ｎＭＯ
ＳトランジスタＮ２が導通となる。

【００３４】ｎＭＯＳトランジスタＮ２は、ノード２の
電位がｎＭＯＳトランジスタＮ２の閾値電位を通過する
時間ｔ２２から、まだ導通しているｐＭＯＳトランジス
タＰ２に抗してノード３の電位を引き下げ始める。この
時点では、スイッチＳ１が導通しているため、ノード２
の電位の立ち上がりによりノード４の電位も引き上げら
れる。ノード４の電位が上がり、時間ｔ２３でｐＭＯＳ
トランジスタＰ２の閾値電位を越えると、ｐＭＯＳトラ
ンジスタＰ２が非導通となり、ノード３は速やかにグラ
ンド電位ＧＮＤに下がる。ノード３の電位が、時間ｔ２
４でｐＭＯＳトランジスタＰ１の閾値電位より下がる
と、ｐＭＯＳトランジスタＰ１が導通しノード４の電位
を第２の電源ＶＤＤ２のレベルまで引き上げる。スイッ
チＳ１は、遅延回路Ｄ１によりノード３の立ち下がりよ
り遅れ、ノード５の電位がスイッチＳ１の閾値電位を通
過する時間ｔ２５で非導通に切り替わる。この場合、ｔ
２１からｔ２４までの時間が、本発明のレベルコンバー
タ回路の遅延時間ｔｐｄである。

【００３５】このように、本発明のレベルコンバータ回
路は、ノード３の電位の変化を待たず、スイッチＳ１に
よりノード４の電位が速やかに引き上げられるため、ｐ
ＭＯＳトランジスタＰ２が非導通に切り替わる動作が速
まり、遅延時間ｔｐｄが短縮され貫通電流も削減され
る。また、遷移終了後スイッチＳ１は非導通となるので
スイッチＳ１を通して第２の電源ＶＤＤ２から第１の電
源ＶＤＤ１へ電流が流れることは無い。

【００３６】図７は、本発明の実施の形態のレベルコン
バータ回路（１）の回路図であり、図８はその電圧波形
である。図７に示すようにｐＭＯＳトランジスタＰ１、
Ｐ２、Ｐ３、ｎＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の
構成と作用は従来の場合と同様である。ただし、図５に
示したスイッチＳ１に相当するｐＭＯＳトランジスタＰ
４がノード２、ノード４間に接続され、そのゲートは図
５の遅延回路Ｄ１に相当するインバータＤ１の出力ノー
ド５に接続されている。インバータＤ１は、ノード３の
信号を所定の遅延時間ののち位相を反転してノード５に
出力する。インバータＤ１は、第２の電源ＶＤＤ２を電
源としているのでその振幅は第２の電源ＶＤＤ２のレベ
ルである。

【００３７】図８に示すように、初期状態でノード１が
Ｈレベル、ノード２がＬレベルとすると、ｎＭＯＳトラ
ンジスタＮ１が導通状態であり、ｎＭＯＳトランジスタ
Ｎ２が非導通状態である。従って、ノード４はＬレベ
ル、ノード３はＨレベルで電位は第２の電源ＶＤＤ２の
レベルである。また、ノード５はＬレベルでｐＭＯＳト
ランジスタＰ４は導通状態である。

【００３８】今、入力端子ＩＮに信号が入力され、ノー
ド１の電位がＨレベルからＬレベルに変化すると、ノー
ド１の電位がインバータ２０の閾値電位を通過する時間
ｔ３１で、ノード２の電位がＬレベルからＨレベルに切
り替わり、ｎＭＯＳトランジスタＮ１が非導通となり、
ｎＭＯＳトランジスタＮ２が導通となる。

【００３９】ｎＭＯＳトランジスタＮ２は、ノード２の
電位がｎＭＯＳトランジスタＮ２の閾値電位を通過する
時間ｔ３２から、まだ導通しているｐＭＯＳトランジス
タＰ２に抗してノード３の電位を引き下げ始める。この
時点では、ノード５の電位はインバータＤ１の遅延によ
りまだＬレベルでｐＭＯＳトランジスタＰ４が導通して
いるため、ノード２の電位の立ち上がりによりノード４
の電位も第１の電源ＶＤＤ１のレベルまで引き上げられ
る。

【００４０】この場合、図３の従来のレベルコンバータ
回路（２）と異なり、ｐＭＯＳトランジスタＰ４は、ド
レインがノード４に接続されているため、ノード４の電
位をノード２のＨレベルである第１の電源ＶＤＤ１のレ
ベルまで引き上げることが出来る。ノード４の電位が上
がり、時間ｔ３３でｐＭＯＳトランジスタＰ２の閾値電
位を越えると、ｐＭＯＳトランジスタＰ２が非導通とな
り、ノード３の電位は速やかにグランド電位ＧＮＤに下
がる。ノード３の電位が、時間ｔ３４でｐＭＯＳトラン
ジスタＰ１の閾値電位より下がると、ｐＭＯＳトランジ
スタＰ１が導通し、ノード４の電位を第２の電源ＶＤＤ
２のレベルまで引き上げる。インバータＤ１の遅延によ
り、ノード３の電位の立ち下がりより遅れてノード５の
電位が立ち上がり、時間ｔ３５でｐＭＯＳトランジスタ
Ｐ４の閾値電位を越えると、ｐＭＯＳトランジスタＰ４
が非導通となる。この場合、ｔ３１からｔ３４までの時
間が、本実施の形態のレベルコンバータ回路（１）の遅
延時間ｔｐｄである。

【００４１】このように、本発明の実施の形態のレベル
コンバータ回路（１）では、ノード３の電位の変化を待
たず、ｐＭＯＳトランジスタＰ４によりノード４の電位
が速やかに引き上げられるため、ｐＭＯＳトランジスタ
Ｐ２の非導通となる動作が速まり、遅延時間ｔｐｄが短
縮され貫通電流も削減される。また、遷移終了後ｐＭＯ
ＳトランジスタＰ４は非導通となるので、ｐＭＯＳトラ
ンジスタＰ４を通して第２の電源ＶＤＤ２から第１の電
源ＶＤＤ１へ電流が流れることは無い。

【００４２】本実施の形態のレベルコンバータ回路
（１）は、近年の低消費電力指向の集積回路のように電
源電圧が１Ｖ近辺である場合にも効果が損なわれない。
例えば、図３の場合と同様に第１の電源ＶＤＤ１が１
Ｖ、第２の電源ＶＤＤ２が１．５Ｖで、ｎＭＯＳトラン
ジスタの閾値電圧ＶＴＨＮが０．５Ｖ、ｐＭＯＳトラン
ジスタの閾値電圧ＶＴＨＰが−０．５Ｖの場合を考え
る。図３の従来のレベルコンバータ回路（２）では、ｎ
ＭＯＳトランジスタＮ４がソースフォロワ回路としてノ
ード４に接続されるため、ｎＭＯＳトランジスタＮ４は
ノード４の電位を高々（ＶＤＤ１−ＶＴＨＮ）＝０．５
Ｖまでしか引き上げられない。一方、図７の本発明の実
施の形態のレベルコンバータ回路（１）では、ｐＭＯＳ
トランジスタＰ４は、ドレインがノード４に接続されて
いるため、ノード４を第１の電源ＶＤＤ１＝１Ｖまで引
き上げ、ｐＭＯＳトランジスタＰ２が非導通となる電位
である（ＶＤＤ２−ＶＴＨＰ）＝１Ｖに達することが出
来る。従って、電源ＶＤＤ１、ＶＤＤ２が低電圧化して
も、出力端子ＯＵＴ１の立ち下げを速める動作が可能と
なる。

【００４３】次に、ノード１がＬレベルからＨレベルに
変化する場合は、ノード３が時間ｔ３８でＨレベルに切
り替わり、ノード５が時間ｔ３９でＬレベルに切り替わ
るまでｐＭＯＳトランジスタＰ４は導通しないので、ｐ
ＭＯＳトランジスタＰ４は遷移にほとんど寄与せず動作
は図１の従来の場合と同様である。図１の説明で述べた
とおり、元々、ノード４の電位の立ち下がり（ノード３
の電位の立ち上がり）時の遅延は小さいので問題はな
い。

【００４４】図９は、本発明の実施の形態のレベルコン
バータ回路（２）の回路図である。レベルコンバータ回
路（２）は、ノード４から２段のインバータＤ２、Ｄ１
を経てノード５の遅延信号を得るようにしたものであ
る。ノード３とノード４は相補信号なので、図９のノー
ド５には、図７のノード５の信号と同様の信号が得られ
る。

【００４５】図１０は、本発明の実施の形態のレベルコ
ンバータ回路（３）の回路図である。図７のレベルコン
バータ回路（１）において、ノード２とノード４の間に
設けたｐＭＯＳトランジスタＰ４を、ノード１とノード
３の間に設けることで、ノード３の立ち上がりを速める
ことができる。即ち、ノード１をスイッチ手段のｐＭＯ
ＳトランジスタＰ４のソースに接続し、更にｐＭＯＳト
ランジスタＰ４のドレインをノード３に接続し、遅延回
路であるインバータＤ１の入力端子をノード４に接続す
ることで、入力信号の立ち上がり時の遅延時間を短縮す
る回路が構成できる。その場合、ｐＭＯＳトランジスタ
Ｐ４は、入力信号の立ち上がり遷移時に導通状態を維持
するため、ノード３の電位の立ち上げを速めることがで
きる。

【００４６】なお、インバータＤ１の入力端子をノード
４に接続せず、点線に示すようにインバータＤ１９を介
してノード３に接続してもよい。また、ｐＭＯＳトラン
ジスタＰ４をｎＭＯＳトランジスタに変更することも、
後述する図１２の如く遅延信号の極性を変更すれば可能
である。

【００４７】図１１は、本発明の実施の形態のレベルコ
ンバータ回路（４）の回路図である。レベルコンバータ
回路（４）は、図７のレベルコンバータ回路（１）と同
様にノード４の電位の立ち上げを速める手段（ｐＭＯＳ
トランジスタＰ４（第１のスイッチ手段）、インバータ
Ｄ１）と、更に、上に述べたノード３側の電位の立ち上
げを速める手段（ｐＭＯＳトランジスタＰ５（第２のス
イッチ手段）、インバータＤ３）の両方を搭載した例で
ある。

【００４８】レベルコンバータ回路（４）において、ｐ
ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、ｎＭＯＳ
トランジスタＮ１、Ｎ２、Ｎ３、インバータＤ１は、図
７の場合と同様である。レベルコンバータ回路（４）で
は、ｐＭＯＳトランジスタＰ５がノード１とノード３の
間に接続され、インバータＤ３がノード４とノード７の
間に接続される。また、反転信号出力端子（／ＯＵＴ）
がノード４に接続される。レベルコンバータ回路（４）
では、上述のように、インバータＤ１とｐＭＯＳトラン
ジスタＰ４によりノード４の電位の立ち上げを速め、イ
ンバータＤ３とｐＭＯＳトランジスタＰ５によりノード
３側の電位の立ち上げを速めることができる。

【００４９】なお、点線に示すように、インバータＤ１
の入力端子をノード３に接続せずインバータＤ２１を介
してノード４に接続し、インバータＤ３の入力端子をノ
ード４に接続せずインバータＤ２０を介してノード３に
接続しても、図９で説明した通り同様の効果が得られ
る。

【００５０】図１２は、本発明の実施の形態のレベルコ
ンバータ回路（５）の回路図であり、図１３はその電圧
波形図である。レベルコンバータ回路（５）は、図７に
おけるｐＭＯＳトランジスタＰ４をｎＭＯＳトランジス
タＮ４に換え、そのゲートに入るノード７の信号を、ノ
ード３から２段のインバータＤ４、Ｄ５を経た遅延信号
としたものである。ｎＭＯＳトランジスタＮ４の導通／
非導通は、図７の場合のｐＭＯＳトランジスタＰ４と同
様である。なお、インバータＤ４を削除し、点線に示す
ようにインバータＤ５の入力端子をノード４に接続して
も同様の効果が得られる。

【００５１】図１３に示すように、ｎＭＯＳトランジス
タＮ４がノード４の電位を引き上げる際、図４の従来の
レベルコンバータ回路（２）の場合と異なり、ｎＭＯＳ
トランジスタＮ４は、ノード４の電位をノード７のＨレ
ベルである第２の電源ＶＤＤ２からｎＭＯＳトランジス
タＮ４の閾値電圧ＶＴＨＮ分下がったレベル（ＶＤＤ２
−ＶＴＨＮ）、又はノード２のＨレベルの第１の電源Ｖ
ＤＤ１のうち低い方の電位までは引き上げることが出来
る。これは、図１２のｎＭＯＳトランジスタＮ４のゲー
トは、第２の電源ＶＤＤ２で駆動されるインバータ５の
出力に接続されており、第２の電源ＶＤＤ２の電位が印
加されるためである。

【００５２】このレベルコンバータ回路（５）は、（Ｖ
ＤＤ２−ＶＴＨＮ）が、第１の電源ＶＤＤ１と略同等
か、第１の電源ＶＤＤ１より大きい場合に効果がある。
例えば、図３の場合と同様に、第１の電源ＶＤＤ１が１
Ｖ、第２の電源ＶＤＤ２が１．５Ｖで、ｎＭＯＳトラン
ジスタの閾値電圧ＶＴＨＮが０．５Ｖ、ｐＭＯＳトラン
ジスタの閾値電圧ＶＴＨＰが−０．５Ｖの場合を考え
る。このときｎＭＯＳトランジスタＮ４の導通時のドレ
イン（ノード２）の電位は第１の電源ＶＤＤ１＝１Ｖと
なり、ゲートの電位は第２の電源ＶＤＤ２＝１．５Ｖと
なるので、（ＶＤＤ２−ＶＴＨＮ）＝ＶＤＤ１＝１Ｖと
なる。従って、ｎＭＯＳトランジスタＮ４は、ノード４
を１Ｖ近辺まで引き上げることができ、十分にｐＭＯＳ
トランジスタＰ２を非導通にしてノード３の立ち下げを
高速化することができる。

【００５３】以上の説明の図５から図１３においては、
ＧＮＤが共通で、低電圧の第１の電源ＶＤＤ１と高電圧
の第２の電源ＶＤＤ２とがある場合の例を示したが、基
準の電源ＶＤＤが共通で、それより低い方の電源とし
て、高電圧の第１の電源ＶＳＳ１と低電圧の第２の電源
ＶＳＳ２とがある場合（ＶＤＤ＞ＶＳＳ１＞ＶＳＳ２）
にも、インバータ以外のｐＭＯＳトランジスタ及びｎＭ
ＯＳトランジスタの種別を反転すれば、同様な回路が構
成できる。

【００５４】図１４は、上記の趣旨により図７の回路を
置き換えた本発明の実施の形態のレベルコンバータ回路
（６）の回路図である。レベルコンバータ回路（６）
は、第１の電源ＶＳＳ１と共通電源ＶＤＤとに接続され
るインバータ２０と、ソースが第２の電源ＶＳＳ２に接
続されてゲートとドレインがクロスカップル接続された
ｎＭＯＳトランジスタＮ５、Ｎ６と、ソースが共通電源
ＶＤＤに接続されたｐＭＯＳトランジスタＰ６、Ｐ７と
を有し、更に、第２の電源ＶＳＳ２と共通電源ＶＤＤと
に接続されるインバータＤ１と、インバータＤ１により
制御されるｎＭＯＳトランジスタＮ７とを有する。な
お、インバータＤ１の入力端子はノード３に接続せず、
点線に示すようにインバータ２２を介してノード４に接
続してもよい。

【００５５】レベルコンバータ回路（６）のｎＭＯＳト
ランジスタＮ７は、インバータ２０の出力信号のノード
２の立ち下がり遷移時に導通するので、ノード４を立ち
下げてｎＭＯＳトランジスタＮ６が非導通となる時間を
短縮し、出力端子ＯＵＴの立ち上がりを高速化にするこ
とができる。

【００５６】図９から図１２に示したレベルコンバータ
回路も同様にして、基準となる共通電源ＶＤＤと異なる
２つの電源ＶＳＳ１、ＶＳＳ２のアーキテクチャーに適
用することができる。さらに、図１４のスイッチ手段で
あるｎＭＯＳトランジスタＮ７は、遅延信号の極性を変
更すれば、ｐＭＯＳトランジスタで構成することも可能
である。

【００５７】

【発明の効果】以上説明した通り、本発明によれば、電
源電圧が低い集積回路においても、出力端子ＯＵＴの立
ち下がりの遅延時間ｔｐｄを短縮し、立ち下がりの過渡
時に大きな貫通電流が流れるのを防止するレベルコンバ
ータ回路を提供することができる。

【図面の簡単な説明】

【図１】従来のレベルコンバータ回路（１）の回路図で
ある。

【図２】従来のレベルコンバータ回路（１）の波形図で
ある。

【図３】従来のレベルコンバータ回路（２）の回路図で
ある。

【図４】従来のレベルコンバータ回路（２）の波形図で
ある。

【図５】本発明のレベルコンバータ回路の原理説明図で
ある。

【図６】本発明のレベルコンバータ回路の原理を説明す
る波形図である。

【図７】本発明の実施の形態のレベルコンバータ回路
（１）の回路図である。

【図８】本発明の実施の形態のレベルコンバータ回路
（１）の波形図である。

【図９】本発明の実施の形態のレベルコンバータ回路
（２）の回路図である。

【図１０】本発明の実施の形態のレベルコンバータ回路
（３）の回路図である。

【図１１】本発明の実施の形態のレベルコンバータ回路
（４）の回路図である。

【図１２】本発明の実施の形態のレベルコンバータ回路
（５）の回路図である。

【図１３】本発明の実施の形態のレベルコンバータ回路
（５）の波形図である。

【図１４】本発明の実施の形態のレベルコンバータ回路
（６）の回路図である。

【符号の説明】

ＶＤＤ１低電圧の電源ＶＤＤ２高電圧の電源ＧＮＤ接地Ｎ１、Ｎ２、Ｎ３、Ｎ４ｎＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５ｐＭＯＳトランジスタＤ１遅延手段またはインバータＤ２、Ｄ３、Ｄ１０インバータＳ１スイッチ手段１、２、３、４、５、６、７、１０ノードＩＮ入力端子ＯＵＴ出力端子／ＯＵＴ相補出力端子ＶＴＨＮｎＭＯＳトランジスタの閾値電圧ＶＴＨＰｐＭＯＳトランジスタの閾値電圧

Claims

【特許請求の範囲】

【請求項１】第１の電源と、前記第１の電源と異なる電
位の第２の電源と、共通電源とを有し、前記第１の電源
と共通電源間の電位差に対応する第１の振幅の入力信号
を、前記第２の電源と共通電源間の電位差に対応する第
２の振幅の出力信号に変換するレベルコンバータ回路に
おいて、前記第１の電源と前記共通電源とに接続され、前記入力
信号から前記第１の振幅の反転信号を生成するインバー
タと、ソースが前記第２の電源に接続され、ゲートとドレイン
がクロスカップル接続された１対の第１導電型トランジ
スタと、それぞれのドレインが一方又は他方のクロスカップル接
続点に接続され、それぞれのソースが前記共通電源に接
続され、それぞれのゲートに前記入力信号または前記反
転信号が入力される１対の第２導電型トランジスタと、前記第２の電源と前記共通電源とに接続され、前記一方
又は他方のクロスカップル接続点の信号を遅延させ、前
記第２の振幅の第１の遅延信号を生成する第１の遅延手
段と、前記第１の遅延信号により制御され、前記インバータの
出力端子と前記他方のクロスカップル接続点間に設けら
れた第１のスイッチ手段とを有することを特徴とするレ
ベルコンバータ回路。
【請求項２】請求項１において、前記第１のスイッチ手段は、前記反転信号が前記共通電
源に対応する電位から前記第１の電源に対応する電位に
遷移する時に導通し、所定時間後に非導通となるように
制御されることを特徴とするレベルコンバータ回路。
【請求項３】請求項２において、更に、前記第２の電源と前記共通電源とに接続され、前
記他方又は一方のクロスカップル接続点の信号を遅延さ
せ、前記第２の振幅の第２の遅延信号を生成する第２の
遅延手段と、前記第２の遅延信号により制御され、前記インバータの
入力端子と前記一方のクロスカップル接続点間に設けら
れた第２のスイッチ手段とを有し、前記第２のスイッチ手段は、前記入力信号が前記共通電
源に対応する電位から前記第１の電源に対応する電位に
遷移する時に導通し、所定時間後に非導通となるように
制御されることを特徴とするレベルコンバータ回路。
【請求項４】請求項２において、前記第１のスイッチ手段はｐチャネルトランジスタであ
り、前記第１の遅延信号は前記一方のクロスカップル接
続点の信号の反転信号であることを特徴とするレベルコ
ンバータ回路。
【請求項５】請求項２において、前記第１のスイッチ手段はｐチャネルトランジスタであ
り、前記第１の遅延信号は前記他方のクロスカップル接
続点の信号の非反転信号であることを特徴とするレベル
コンバータ回路。
【請求項６】請求項４又は５において、前記ｐチャネルトランジスタのドレインが、前記他方の
クロスカップル接続点に接続されていることを特徴とす
るレベルコンバータ回路。
【請求項７】請求項２において、前記第１のスイッチ手段はｎチャネルトランジスタであ
り、前記第１の遅延信号は前記一方のクロスカップル接
続点の信号の非反転信号であることを特徴とするレベル
コンバータ回路。
【請求項８】請求項２において、前記第１のスイッチ手段はｎチャネルトランジスタであ
り、前記第１の遅延信号は前記他方のクロスカップル接
続点の信号の反転信号であることを特徴とするレベルコ
ンバータ回路。
【請求項９】請求項７又は８において、前記ｎチャネルトランジスタのソースが、前記他方のク
ロスカップル接続点に接続されていることを特徴とする
レベルコンバータ回路。
【請求項１０】第１の電源と、前記第１の電源と異なる
電位の第２の電源と、共通電源とを有し、前記第１の電
源と共通電源間の電位差に対応する第１の振幅の入力信
号を、前記第２の電源と共通電源間の電位差に対応する
第２の振幅の出力信号に変換するレベルコンバータ回路
において、前記第１の電源と前記共通電源とに接続され、前記入力
信号から前記第１の振幅の反転信号を生成するインバー
タと、ソースが前記第２の電源に接続され、ゲートとドレイン
がクロスカップル接続された１対の第１導電型トランジ
スタと、それぞれのドレインが一方又は他方のクロスカップル接
続点に接続され、それぞれのソースが前記共通電源に接
続され、それぞれのゲートに前記入力信号または前記反
転信号が入力される１対の第２導電型トランジスタと、前記インバータの入力端子と前記一方のクロスカップル
接続点間に設けられたスイッチ手段と、前記第２の電源と前記共通電源とに接続され、前記他方
又は一方のクロスカップル接続点の信号を遅延させ、前
記スイッチ手段を制御する前記第２の振幅の遅延信号を
生成する遅延手段とを有することを特徴とするレベルコ
ンバータ回路。
【請求項１１】請求項１０において、前記スイッチ手段は、前記入力信号が前記共通電源に対
応する電位から前記第１の電源に対応する電位に遷移す
る時に導通し、所定時間後に非導通となるように制御さ
れることを特徴とするレベルコンバータ回路。
【請求項１２】請求項１１において、前記スイッチ手段はｐチャネルトランジスタであり、前
記遅延信号は前記他方のクロスカップル接続点の信号の
反転信号であることを特徴とするレベルコンバータ回
路。
【請求項１３】請求項１１において、前記スイッチ手段はｐチャネルトランジスタであり、前
記遅延信号は前記一方のクロスカップル接続点の信号の
非反転信号であることを特徴とするレベルコンバータ回
路。
【請求項１４】請求項１２又は１３において、前記ｐチャネルトランジスタのドレインが、前記一方の
クロスカップル接続点に接続されていることを特徴とす
るレベルコンバータ回路。
【請求項１５】請求項１１において、前記スイッチ手段はｎチャネルトランジスタであり、前
記遅延信号は前記他方のクロスカップル接続点の信号の
非反転信号であることを特徴とするレベルコンバータ回
路。
【請求項１６】請求項１１において、前記スイッチ手段はｎチャネルトランジスタであり、前
記遅延信号は前記一方のクロスカップル接続点の信号の
反転信号であることを特徴とするレベルコンバータ回
路。
【請求項１７】請求項１５又は１６において、前記ｎチャネルトランジスタのソースが、前記一方のク
ロスカップル接続点に接続されていることを特徴とする
レベルコンバータ回路。
【請求項１８】請求項２、３又は１１において、前記共通電源の電位は、前記第１及び第２の電源の電位
より低く、前記第１導電型トランジスタはｐチャネルトランジスタ
であり、前記第２導電型トランジスタはｎチャネルトラ
ンジスタであることを特徴とするレベルコンバータ回
路。
【請求項１９】請求項２、３又は１１において、前記共通電源の電位は、前記第１及び第２の電源の電位
より高く、前記第１導電型トランジスタはｎチャネルトランジスタ
であり、前記第２導電型トランジスタはｐチャネルトラ
ンジスタであることを特徴とするレベルコンバータ回
路。
【請求項２０】第１の電源と共通電源とに接続され、前
記第１の電源と共通電源間の電位差に対応する第１の振
幅の入力信号から反転信号を生成するインバータと、ソースが前記第１の電源と異なる電位の第２の電源に接
続され、ゲートとドレインがクロスカップル接続された
１対の第１導電型トランジスタと、それぞれのドレインが一方又は他方のクロスカップル接
続点に接続され、それぞれのソースが前記共通電源に接
続され、それぞれのゲートに前記入力信号または前記反
転信号が入力される１対の第２導電型トランジスタと、前記インバータの出力端子と前記他方のクロスカップル
接続点間に設けられた第１のスイッチ手段とを有し、前記入力信号を前記第２の電源と共通電源間の電位差に
対応する第２の振幅の出力信号に変換するレベルコンバ
ータ回路におけるレベルコンバート方法において、前記第１のスイッチ手段を、前記第２の振幅の第１の制
御信号によって、前記反転信号が前記共通電源に対応す
る電位から前記第１の電源に対応する電位に遷移する時
に導通させ、所定時間後に非導通となるように制御する
ことを特徴とするレベルコンバート方法。
【請求項２１】請求項２０において、更に、前記インバータの入力端子と前記一方のクロスカ
ップル接続点間に設けられた第２のスイッチ手段を有
し、前記第２のスイッチ手段を、前記第２の振幅の第２の制
御信号によって、前記入力信号が前記共通電源に対応す
る電位から前記第１の電源に対応する電位に遷移する時
に導通させ、所定時間後に非導通となるように制御する
ことを特徴とするレベルコンバート方法。
【請求項２２】第１の電源と共通電源とに接続され、前
記第１の電源と共通電源間の電位差に対応する第１の振
幅の入力信号から反転信号を生成するインバータと、ソースが前記第１の電源と異なる電位の第２の電源に接
続され、ゲートとドレインがクロスカップル接続された
１対の第１導電型トランジスタと、それぞれのドレインが一方又は他方のクロスカップル接
続点に接続され、それぞれのソースが前記共通電源に接
続され、それぞれのゲートに前記入力信号または前記反
転信号が入力される１対の第２導電型トランジスタと、前記インバータの入力端子と前記一方のクロスカップル
接続点間に設けられたスイッチ手段とを有し、前記入力信号を前記第２の電源と共通電源間の電位差に
対応する第２の振幅の出力信号に変換するレベルコンバ
ート回路におけるレベルコンバート方法において、前記スイッチ手段を、前記第２の振幅の制御信号によっ
て、前記入力信号が前記共通電源に対応する電位から前
記第１の電源に対応する電位に遷移する時に導通させ、
所定時間後に非導通となるように制御することを特徴と
するレベルコンバート方法。