JP2003348824A - スイッチング電源用のドライブ回路 - Google Patents

スイッチング電源用のドライブ回路

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JP2003348824A
JP2003348824A JP2002157856A JP2002157856A JP2003348824A JP 2003348824 A JP2003348824 A JP 2003348824A JP 2002157856 A JP2002157856 A JP 2002157856A JP 2002157856 A JP2002157856 A JP 2002157856A JP 2003348824 A JP2003348824 A JP 2003348824A
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Japan
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power supply
amplifier circuit
mos transistor
resistance element
type mos
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JP2002157856A
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Koji Nomura
幸治 野村
Kenichi Iwao
健一 岩尾
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Shindengen Electric Manufacturing Co Ltd
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Shindengen Electric Manufacturing Co Ltd
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Abstract

(57)【要約】 【課題】 貫通電流を有効に抑制することが可能なスイ
ッチング電源用のドライブ回路を提供すること。 【解決手段】 入力信号に応答してハイレベルを出力す
る第1の増幅回路と、前記第1の増幅回路とは相補的に
入力信号に応答してローレベルを出力する第2の増幅回
路とを設け、前記第1および第2の増幅回路の出力部間
に抵抗素子を接続し、前記第1および第2の増幅回路の
出力部に第1および第2の容量素子をそれぞれ接続し、
前記第1の増幅回路の出力部に第1導電型のMOSトラ
ンジスタの接続し、前記第2の増幅回路の出力部に第2
導電型のMOSトランジスタのゲートを接続する。これ
により、入力信号に応答して前記第1導電型および第2
導電型のMOSトランジスタのオン状態が切り替わる
際、双方のMOSトランジスタを一時的にオフ状態とし
た後に入力信号に応じた一方をオン状態とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、スイッチング電源
用のドライブ回路に関し、スイッチング時の損失を低減
するための技術に関する。
【0002】
【従来の技術】従来より、DC−DCコンバータとして
スイッチング電源が広く用いられている。図3にスイッ
チング電源の基本構成を示す。同図に示すように、入力
端子T1には、接地を基準として入力電圧Viが印加さ
れている。また、入力端子T1には、スイッチング素子
であるn型のMOSトランジスタQ1のドレインが接続
され、このMOSトランジスタQ1のソースと接地との
間にはもう一つのスイッチング素子であるMOSトラン
ジスタQ2が接続されている。これらMOSトランジス
タQ1,Q2のゲートには、図示しないドライブ回路か
らドライブ信号Sgが印加され、このドライブ信号Sg
により相補的にオン・オフ状態に制御される。また、M
OSトランジスタQ1のソースと出力端子T2との間に
はリアクトルLが接続され、出力端子T2と接地との間
にはコンデンサCが接続される。これらリアクトルLお
よびコンデンサCは平滑用のフィルタ回路を構成する。
【0003】図4に、上述のドライブ信号Vgを出力す
るドライブ回路の従来例を示す。同図に示すように、こ
のドライブ回路は、p型もMOSトランジスタQ1とn
型のMOSトランジスタQ2とをトーテムポール接続し
て構成され、いわゆる相補型のMOSインバータとして
構成されている。即ち、p型のMOSトランジスタQ1
のソースは電源VCCに接続され、そのドレインはn型
MOSトランジスタQ4のドレインに接続され、このn
型MOSトランジスタQ2のソースは接地される。ま
た、これらp型MOSトランジスタQ1およびn型MO
SトランジスタQ2の各ゲートにはドライブ信号Sdが
共通に印加される。なお、特に図示しないが、MOSト
ランジスタQ1,Q2のスイッチングのデューティを制
御するためのスイッチング制御回路が設けられている。
このスイッチング制御回路は、出力電圧Voを所望の電
圧値とするようなデューティを有するドライブ信号Sd
を生成して上述の図4に示すドライブ回路に出力する。
【0004】この従来技術に係るスイッチング電源によ
れば、接地を基準として出力端子T2に現れる出力電圧
Voが所望の電圧値となるように、図示しないスイッチ
ング制御部がドライブ信号Sdのデューティを調節す
る。このドライブ信号Sdは図4に示すドライブ回路に
入力され、ドライブ信号Sgとして図3に示すMOSト
ランジスタQ1,Q2のゲートに印加される。これによ
り、MOSトランジスタQ1,Q2が相補的にスイッチ
ング制御され、入力電圧Viを振幅とする方形波がMO
SトランジスタQ1のソース側に現れ、この方形波がリ
アクトルLとコンデンサCからなるフィルタ回路により
平滑されて出力端子T2に出力される。このとき、出力
端子T2に現れる出力電圧Voは、ドライブ信号Sgの
デューティと入力電圧Viとの積で決まる。
【0005】
【発明が解決しようとする課題】ところで、上述の図4
に示す従来技術に係るドライブ回路によれば、ドライブ
信号Sdの信号レベルが定常状態にある場合、p型MO
SトランジスタQ3またはn型MOSトランジスタQ4
の何れか一方がオン状態にあり、他方がオフ状態にあ
る。従って、電源VCCから接地GNDに貫通電流は発
生し得ない。しかしながら、ドライブ信号Sgの信号レ
ベルが切り替わる際に、一時的にp型MOSトランジス
タQ3およびn型MOSトランジスタQ4の双方がオン
状態となる期間が存在する。このため、図5に示すよう
に、p型MOSトランジスタQ3およびn型MOSトラ
ンジスタQ4にそれぞれ電流Id3および電流Id4が
流れ、電源VCCと接地GNDとの間に瞬時的に大きな
貫通電流が発生する。この貫通電流により、p型MOS
トランジスタQ3およびn型MOSトランジスタQ4が
発熱し、素子としての特性が劣化する虞がある。また、
この貫通電流が発生すると電源VCCや接地GNDの各
ライン上にノイズが発生するため、これらのラインを補
強しなければならない。
【0006】この発明は、上記課題に鑑みてなされたも
ので、貫通電流を有効に抑制することが可能なスイッチ
ング電源用のドライブ回路を提供することを目的とす
る。
【0007】
【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。請求項1に記載さ
れた発明は、スイッチング電源に設けられた主スイッチ
ング素子を駆動するためのドライブ回路であって、入力
端子に印加された入力信号に応答してハイレベルを出力
する第1の増幅回路と、前記第1の増幅回路とは相補的
に前記入力信号に応答してローレベルを出力する第2の
増幅回路と、前記第1の増幅回路の出力部と前記第2の
増幅回路の出力部との間に接続された抵抗素子と、前記
第1の増幅回路の出力部と電源との間に接続された第1
の容量素子と、前記第2の増幅回路の出力部と接地との
間に接続された第2の容量素子と、電流経路が電源と出
力端子との間に接続され、ゲートが前記第1の増幅回路
の出力部に接続された第1導電型のMOSトランジスタ
と、電流経路が接地と前記出力端子との間に接続され、
ゲートが前記第2の増幅回路の出力部に接続された第2
導電型のMOSトランジスタと、を備える。
【0008】この構成によれば、入力信号に応答して第
1の増幅回路から出力されるハイレベルが、第1導電型
のMOSトランジスタと第2導電型のMOSトランジス
タの各ゲートに与えられる。このとき、第1の増幅回路
の出力部と第2導電型のMOSトランジスタのゲートと
の間には、抵抗素子と第2の容量素子が遅延経路を形成
するので、第2導電型のMOSトランジスタがオン状態
となるタイミングに遅れが生じる。従って、第1導電型
のMOSトランジスタがオン状態にあり、第2導電型の
MOSトランジスタがオフ状態にある場合を初期状態と
して入力信号の信号レベルが切り替わると、これに応答
して第1導電型のMOSトランジスタがオフ状態とな
り、その後に第2導電型のMOSトランジスタがオン状
態となる。
【0009】これに対し、入力信号に応答して第2の増
幅回路から出力されるローレベルが、第1導電型のMO
Sトランジスタと第2導電型のMOSトランジスタの各
ゲートに与えられる。このとき、第2の増幅回路の出力
部と第1導電型のMOSトランジスタのゲートとの間
に、抵抗素子と第2の容量素子が遅延経路を形成する。
このため、第1導電型のMOSトランジスタがオン状態
となるタイミングに遅れが生じる。従って、第1導電型
のMOSトランジスタがオフ状態にあり、第2導電型の
MOSトランジスタがオン状態にある場合を初期状態と
して入力信号の信号レベルが切り替わると、これに応答
して第2導電型のMOSトランジスタがオフ状態とな
り、その後に第1導電型のMOSトランジスタがオン状
態となる。よって、入力信号に応答して第1導電型のM
OSトランジスタと第2導電型のMOSトランジスタの
オン状態が切り替わる際に、双方のMOSトランジスタ
がオフ状態に一時的に制御されるので、貫通電流の発生
が防止される。
【0010】請求項2に記載された発明は、請求項1に
記載されたスイッチング電源用のドライブ回路におい
て、前記第1の増幅回路が、電源側に一端が接続された
第1の抵抗素子と、前記第1の抵抗素子の他端と前記入
力端子との間に接続された第2の抵抗素子と、エミッタ
が前記電源側に接続されると共にベースが前記第1の抵
抗素子と前記第2の抵抗素子との接続点に接続されたp
np型のバイポーラトランジスタと、から構成され、前
記第2の増幅回路が、接地側に一端が接続された第3の
抵抗素子と、前記第3の抵抗素子の他端と前記入力端子
との間に接続された第4の抵抗素子と、エミッタが前記
接地側に接続されると共にベースが前記第3の抵抗素子
と前記第4の抵抗素子との接続点に接続されたnpn型
のバイポーラトランジスタと、から構成されたことを特
徴とする。請求項3に記載された発明は、請求項1また
は2に記載されたスイッチング電源用のドライブ回路に
おいて、前記第1導電型のMOSトランジスタがp型M
OSトランジスタであり、かつ前記第2導電型のMOS
トランジスタがn型MOSトランジスタであることを特
徴とする。
【0011】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図1に、この発明の実施の形
態に係るスイッチング電源用のドライブ回路の構成を示
す。このドライブ回路は、前述の図3に示すスイッチン
グ電源に設けられた主スイッチング素子(Q1,Q2)
を駆動するためのスイッチング電源用のドライブ回路で
ある。図1に示すように、入力端子TINには外部から
入力信号としてドライブ信号Vdが印加される。このド
ライブ信号Vdはハイレベルとローレベルをとる2値信
号である。抵抗素子R1(第1の抵抗素子)の一端は電
源VCC側に接続され、この抵抗素子R1の他端と入力
端子TINとの間には抵抗素子R2(第2の抵抗素子)
が接続される。また、これら抵抗素子R1と抵抗素子R
2との接続点には、pnp型バイポーラトランジスタQ
5のベースが接続され、そのエミッタは電源VCC側に
接続される。これら抵抗R1,R2およびpnp型バイ
ポーラトランジスタQ5は、ドライブ信号Sdに応答し
てハイレベルを出力する第1の増幅回路AMP1を構成
する。
【0012】一方、抵抗素子R3(第3の抵抗素子)の
一端は接地GND側に接続され、この抵抗素子R3の他
端と入力端子TINとの間には抵抗素子R4(第4の抵
抗素子)が接続される。また、これら抵抗素子R3と抵
抗素子R4との接続点には、npn型バイポーラトラン
ジスタQ6のベースが接続され、そのエミッタは接地G
ND側に接続される。これら抵抗R3,R4およびnp
n型バイポーラトランジスタQ6は、ドライブ信号Sd
に応答してローレベルを出力する第2の増幅回路AMP
2を構成する。
【0013】上述の第1の増幅回路AMP1の出力部
(即ちpnp型バイポーラトランジスタQ5のコレク
タ)と上述の第2の増幅回路AMP2の出力部(即ちn
pn型バイポーラトランジスタQ6のコレクタ)との間
には、抵抗素子R5が接続される。第1の増幅回路AM
P1の出力部と電源との間には、容量素子C1(第1の
容量素子)が接続され、第2の増幅回路AMP2の出力
部と接地GNDとの間には、容量素子C2(第2の容量
素子)が接続される。電源VCCと出力端子TOUTと
の間には、p型MOSトランジスタQ7の電流経路が接
続され、そのゲートは第1増幅回路AMP1の出力部に
接続される。接地GNDと出力端子TOUTとの間に
は、n型MOSトランジスタQ8の電流経路が接続さ
れ、そのゲートは第2の増幅回路AMP2の出力部に接
続される。
【0014】次に、図2に示す波形図を参照して、この
実施の形態に係るドライブ回路の動作を説明する。い
ま、初期状態においてドライバ信号Sdがローレベルに
あるものとする。この場合、抵抗素子R2を介してpn
p型バイポーラトランジスタQ5のベースがローレベル
に駆動され、このpnp型バイポーラトランジスタQ5
がオン状態となり、信号S7としてハイレベルが出力さ
れる。一方、npn型バイポーラトランジスタQ6のベ
ースは抵抗素子R4を介してローレベルに駆動され、こ
のnpnバイポーラトランジスタQ6がオフ状態とな
る。この場合、pnp型バイポーラトランジスタQ5が
オン状態にあるから、抵抗素子R5を介して信号S8が
ハイレベルに駆動される。したがって、ハイレベルの信
号S7をゲートで受けるp型MOSトランジスタQ7が
オフ状態となり、同じくハイレベルの信号S8をゲート
で受けるn型MOSトランジスタQ8がオン状態となっ
て、出力端子TOUTにはドライブ信号Sgとしてロー
レベルが出力された状態にある。
【0015】上述の初期状態から、時刻t1でドライブ
信号Sdがハイレベルに遷移すると、これに応答してp
np型バイポーラトランジスタQ5がオフ状態となる。
一方、npn型バイポーラトランジスタQ6がオン状態
となるから、信号S8はnpn型バイポーラトランジス
タQ6により直接的にローレベルに駆動され、信号S7
は、抵抗素子R5を介してnpn型バイポーラトランジ
スタQ6により間接的にローレベルに駆動される。この
とき、信号S8は、npn型バイポーラトランジスタQ
6により直接的に駆動されるため、速やかにローレベル
に変化する。
【0016】これに対し、信号S7は、信号S8が抵抗
素子R5および容量素子C1から形成される遅延経路を
経由してp型MOSトランジスタQ7のゲートに現れる
ものであるから、徐々にローレベルに変化する。このた
め、それまでオン状態にあったn型MOSトランジスタ
Q8は、時刻t1で信号S8により即座にオフ状態とさ
れ、それまでオフ状態にあったp型MOSトランジスタ
Q7は、時刻t1から一定時間だけ経過した時刻t2に
おいて信号S8がゲートしきい値電圧Vtpを越えた時
点でオン状態に変化し、ドライブ信号Sgとしてハイレ
ベルが出力される。
【0017】ここで、時刻t1から時刻t2にかけて、
p型MOSトランジスタQ7およびn型MOSトランジ
スタQ8が共にオフ状態となり、その後、p型MOSト
ランジスタQ7のみがオン状態となる。従ってこの場
合、p型MOSトランジスタQ7の電流Id7として容
量素子C1の充放電電流のみが流れるものの、これらM
OSトランジスタが共にオン状態とはならないので、電
源VCCと接地GNDとの間の貫通電流が有効に抑制さ
れる。
【0018】この後、時刻t3で、ドライブ信号Sdが
ローレベルに遷移すると、pnp型バイポーラトランジ
スタQ5がオン状態となり、npn型バイポーラトラン
ジスタQ6がオフ状態となる。従ってこの場合、信号S
7が時刻t3で即座にハイレベルとなる。この信号S7
は抵抗素子R5と容量素子C2から形成される遅延経路
を経由して信号S8として現れ、この信号S8が時刻t
4でn型MOSトランジスタQ8のゲートしきい値電圧
Vtnを超えた時点で、ドライブ信号Sgとしてローレ
ベルが出力される。
【0019】ここで、時刻t3から時刻t4にかけて、
p型MOSトランジスタQ7およびn型MOSトランジ
スタQ8が共にオフ状態となり、その後、n型MOSト
ランジスタQ8のみがオン状態となる。従ってこの場
合、p型MOSトランジスタQ8の電流Id8として容
量素子C2の充放電電流のみが流れるものの、上述の場
合と同様にこれらMOSトランジスタが共にオン状態と
はならないので、電源VCCと接地GNDとの間の貫通
電流が有効に抑制される。
【0020】
【発明の効果】以上説明したように、この発明によれ
ば、入力信号に応答してハイレベルを出力する第1の増
幅回路と、前記第1の増幅回路とは相補的に入力信号に
応答してローレベルを出力する第2の増幅回路とを設
け、前記第1および第2の増幅回路の出力部間に抵抗素
子を接続し、前記第1および第2の増幅回路の出力部に
第1および第2の容量素子をそれぞれ接続し、前記第1
の増幅回路の出力部に第1導電型のMOSトランジスタ
の接続し、前記第2の増幅回路の出力部に第2導電型の
MOSトランジスタのゲートを接続したので、前記第1
導電型および第2導電型のMOSトランジスタがスイッ
チングする際に双方のMOSトランジスタが一時的にオ
フ状態となる。従って貫通電流を有効に抑制することが
可能となる。
【図面の簡単な説明】
【図1】 この発明の実施の形態に係るスイッチング電
源用のドライブ回路の構成を示す回路図である。
【図2】 この発明の実施の形態に係るドライブ回路の
動作を説明するための波形図である。
【図3】 スイッチング電源の基本構成を示す回路図で
ある。
【図4】 従来技術に係るスイッチング電源用のドライ
ブ回路の構成例を示す回路図である。
【図5】 従来技術に係るドライブ回路の動作上の問題
点を説明するための波形図である。
【符号の説明】
VCC…電源、GND…接地、R1〜R5…抵抗素子、
Q5…pnp型バイポーラトランジスタ、Q6…npn
型バイポーラトランジスタ、Q7…p型MOSトランジ
スタ、Q8…n型MOSトランジスタ、C1,C2…容
量素子。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5H730 AA20 BB13 BB14 DD04 DD28 FG01 5J055 AX27 AX55 AX56 BX16 CX19 DX13 DX14 DX22 DX56 EX01 EX02 EY01 EY10 EY17 EZ05 GX01 GX04 5J056 AA05 BB19 CC00 DD02 DD13 DD36 DD40 DD51 EE11 FF08 KK01

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 スイッチング電源に設けられた主スイッ
    チング素子を駆動するためのドライブ回路であって、 入力端子に印加された入力信号に応答してハイレベルを
    出力する第1の増幅回路と、 前記第1の増幅回路とは相補的に前記入力信号に応答し
    てローレベルを出力する第2の増幅回路と、 前記第1の増幅回路の出力部と前記第2の増幅回路の出
    力部との間に接続された抵抗素子と、 前記第1の増幅回路の出力部と電源との間に接続された
    第1の容量素子と、 前記第2の増幅回路の出力部と接地との間に接続された
    第2の容量素子と、 電流経路が電源と出力端子との間に接続され、ゲートが
    前記第1の増幅回路の出力部に接続された第1導電型の
    MOSトランジスタと、 電流経路が接地と前記出力端子との間に接続され、ゲー
    トが前記第2の増幅回路の出力部に接続された第2導電
    型のMOSトランジスタと、 を備えたスイッチング電源用のドライブ回路。
  2. 【請求項2】 前記第1の増幅回路が、 電源側に一端が接続された第1の抵抗素子と、 前記第1の抵抗素子の他端と前記入力端子との間に接続
    された第2の抵抗素子と、 エミッタが前記電源側に接続されると共にベースが前記
    第1の抵抗素子と前記第2の抵抗素子との接続点に接続
    されたpnp型のバイポーラトランジスタと、 から構成され、 前記第2の増幅回路が、 接地側に一端が接続された第3の抵抗素子と、 前記第3の抵抗素子の他端と前記入力端子との間に接続
    された第4の抵抗素子と、 エミッタが前記接地側に接続されると共にベースが前記
    第3の抵抗素子と前記第4の抵抗素子との接続点に接続
    されたnpn型のバイポーラトランジスタと、 から構成されたことを特徴とする請求項1に記載された
    スイッチング電源用のドライブ回路。
  3. 【請求項3】 前記第1導電型のMOSトランジスタが
    p型MOSトランジスタであり、かつ前記第2導電型の
    MOSトランジスタがn型MOSトランジスタであるこ
    とを特徴とする請求項1または2に記載されたスイッチ
    ング電源用のドライブ回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
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WO2023240698A1 (zh) * 2022-06-17 2023-12-21 深圳市华星光电半导体显示技术有限公司 开关控制电路以及背光驱动板

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