JPH04160955A - 伝送受信信号のフィルタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデジタルデータ伝送装置において使用される受
信信号のフィルタ装置に係り、特に受信信号の波形整形
及びノイズ除去に用いられるフィルタ装置に関する。

Ｂ０発明の概要 本発明は、伝送路から送られた入力信号の波形整形及び
ノイズ除去に用いられるフィルタ装置において、 入力信号をクロック信号に同期化する入力信号同期化手
段と、同期化された入力信号を可逆計数する同期式アッ
プダウンカウンタ回路と、計数値に基づいて論理信号の
自己保持を行う論理信号保持回路とを設け、 入力信号の波形整形を行うとともにアップダウンカウン
タ回路の計数上限値とクロック信号の周期とを乗じた時
間幅のノイズを除去しようとするものである。

Ｃ８従来の技術 近年の集積回路（ＩＣ）製造技術の発展によりデータ処
理の高速化が進み、外部から侵入したノイズが非常に短
い時間であっても受信信号と認識されたり、僅かな波形
鈍りによっても信号再生が不能になり、データ誤り等を
発生させる事態が生じている。このような事態はデータ
伝送システム全体の信頼性を著しく低下させるので、従
来は、Ｐ　Ａ　Ｌ　（Ｐｒｏｇｒａｍ　Ａｒｒａｙ　Ｌ
ｏｇｉｃ）等を使用して伝送受信信号の波形整形、ノイ
ズ除去を行うフィルタを設計し、これを受信装置前段に
設けている。

Ｄ０発明が解決しようとする課題 しかしながら、ＰＡＬ等を使用した従来のフィルタでは
、伝送速度が変わる度に設計見直しをする必要があり、
しかも、伝送速度が５００ｋｂｉｔ　／　ｓ程度以下の
伝送能力を持つ伝送装置において、除去可能なノイズ幅
を種々の値に変えたり、再生信号の遅延時間を調整でき
るようなフィルタを得ようとすると、部品点数が多くな
ったり設計自体が困難になるという問題があった。

本発明はかかる問題点に鑑みて創案されたものであり、
その目的とするところは、伝送速度が変わっても、構成
部品に大幅な変更を要せず、かつ、除去可能なノイズ幅
を自由に変えることができ、しかも、再生信号の遅延時
間の調整を容易とするフィルタ装置を提供することにあ
る。

８８課題を解決するための手段 上記目的を達成するための本発明の特徴は、伝送受信信
号を入力してこれをクロック化、号の動作タイミングで
サンプリングする入力信号同期化手段と、このサンプリ
ング値を前記クロック信号の動作タイミングでゼロ値と
計数上限値の範囲における可逆計数を実行するアップダ
ウンカウンタ回路と、このアップダウンカウンタ回路に
おける計数値が計数上限値を継続するときは論理Ｈｉｇ
ｈ（以下Ｈと略す）信号と論理Ｌｏｗ（以下りと略す）
信号とのいずれか一方の信号をセットし計数値がゼロ値
を継続するときは論理Ｈ信号と論理り信号との他方の信
号をセットし計数値がその他のときには論理信号の状態
を変化させないようにした論理信号保持回路とを設け、
前記アップダウンカウンタ回路の計数上限値と前記クロ
ック信号の周期とを乗じた時間幅の前記入力信号の変動
を除去するようにしたことを特徴とする。

Ｆ０作用 入力された伝送受信信号をその幅に比較して周　　　　
　期の短いクロック信号の動作タイミングにてサンプリ
ングすると、入力信号はクロック信号の動作タイミング
と同期した論理Ｈ信号と論理り信号との二値信号に変換
される。ここで、アップダウンカウンタ回路の計数上限
値をＡ１現在の計数値をｋとすると、入力信号が論理Ｈ
信号のときはｋがＡに達するまでクロック信号の動作タ
イミングでに＋１のカウントアツプがなされ、Ａに達し
たときにはそのときの値が継続される。一方、入力信号
が論理り信号のときはｋがゼロ値に′達するまでクロッ
ク信号の動作タイミングでｋがＡから順次に−１のカウ
ントダウンがなされ、ゼロ値に達したときにそのときの
値が継続される。論理信号保持回路ではこのアップダウ
ンカウンタ回路の出力ｋを常時受信し、入力信号が論理
Ｈ信号で、かつｋがＡ値を継続するときは、例えば論理
Ｈ信号をセットし、一方、入力信号が論理り信号で、か
つｋがゼロ値を継続するときは論理り信号をセットし、
ｋがこれら以外の値のときには各論理信号の状態を変化
させないようにする。

いま、第３図に示すように、クロック信号ａＩｎａ２＋
　　ａ３．−−　のタイミングで入力信号ＩＮをサンプ
リンし、この入力信号ＩＮが、ａｌｒ８２の時点では論
理ＬＳａ３の時点で論理Ｈに立ち上がり、ａ、＋４の時
点までその状態を保持し、ａ、＋５の時点で論理りに立
ち下がるべきところ、信号変動があって（ノイズ混入）
、ａａ、ａｅの時点で論理りになった場合において、ア
ップダウンカウンタ回路の上限計数値Ａを３″、時点ａ
１における論理信号保持回路に保持された信号（ステー
ト）状態を論理りとすると、入力信号ＩＮと各サンプリ
ングタイミングにおけるカウンタ回路の計数値にとステ
ート状態すなわち出力信号ＯＵＴとの関係は下表で表さ
れる。

（以下余白） ｎ：ノイズ、ＣＫ：サンプリングクロックし：論理Ｌｏ
ｗ信号、Ｈ：論理Ｈｉｇｈ信号この表から明らかなよう
に、時点ａ８＋　　８９のときにあった信号変動（ノイ
ズ）は出力される際に除去されている。このように、入
力信号に状態変動があっても・、その変動幅が、Ａ値に
クロック信号周期を乗じた時間幅よりも短ければ、出力
信号に影響を与えることはない。また、入力信号に対す
る出力信号の遅延時間はほぼクロック信号周期に係数上
限値を乗じた時間幅となる。

Ｇ、実施例 以下、本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例に係るフィルタ装置の構成図
を示したものである。図中、１は入力信号同期化手段で
あって、具体的には、Ｄ型フリップフロップ（以下フリ
ップフロップをＦ／Ｆと略す）から成る入力Ｆ　／　Ｆ
　１　＋を設け、その入力部りに伝送路より受信した入
力信号ＩＮ、クロック入力部ＣＫにクロック信号のイン
バート信号を夫々導き、このクロック信号の立ち上がり
時における入力信号の状態を、順次、論理Ｈ信号と論理
り信号とのいずれか一方の信号として出力部Ｑより出力
する。即ち入力信号ＩＮがクロック信号に同期化される
。クロック信号の周期は、後述するように、除去しよう
とするノイズの幅及び入力信号に対する出力信号の遅延
時間を考慮して１定される。なお、クロック信号は必ず
しもインバートして使用しなくともよいが、このときは
同期化を開始するタイミングが、インバートしたときに
比較してクロック信号の半周切分ずれる。

また、第１図中、２は同期化された入力信号値を可逆計
数するためのアップダウンカウンタ回路を示し、アップ
ダウン機能制御部３と、第一のカウンタ制御部４と、第
二のカウンタ制御部５と、ビットカウンタ部６と、カウ
ンタ出力検出部７とで構成されている。

具体的に説明すると、アップダウン機能制御部３は、入
力Ｆ／Ｆ　１　、の出力信号を分岐してそのまま入力す
る二つのＡＮＤ回路α１．β、とこれらＡＮＤ回路α、
、β、の出力信号を入力信号とするＦＯＲ回路と、入力
Ｆ／Ｆ　１　、の出力信号を分岐してこれをインバート
して入力する二つのＡＮＤ回路γ５．δ７とこれらＡＮ
Ｄ回路γ、、δ、の出力信号を入力信号とするＦＯＲ回
路と、これらＥＯＲ回路を入力信号とするＯＲ回路３．
とを基本ユニットとし、ｎ個のユニットを有している。

そして、ＡＮＤ回路α、の入力信号は、上述の入力Ｆ／
Ｆ１１の出力信号の外、後述するカウンタＦ／Ｆ（２０
）、（２１）、・・・　（２”−’）の各出力信号であ
り、その数はｎ＋１本となる。これは、本実施例のよう
に２進カウンタを使用してカウントアツプ機能を持たせ
るためであり、１０進カウンタ使用の場合とはこの点が
異なる。また、ＡＮＤ回路β。の入力信号は上述の入力
Ｆ／Ｆ　１　、の出力信号と後述するカウンタＦ／Ｆ　
（２”）の出力の２本であり、これはカウントアツプ機
能実行時、当該ビット内容自己保持するためである。更
に、ＡＮＤ回路γ、の入力信号は前記ＡＮＤ回路α１の
入力信号と全く同じであるが、各入力信号を全てインバ
ートして入力する魚具なる。これは本実施例のように２
進カウンタを使用してカウントダウン機能を持たせるた
めであり、１０進カウンタ使用の場合とはこの点異なる
。また、ＡＮＤ回路δ、の入力信号は前記β、の入力信
号と全く同一であるが、各入力信号を全てインバートし
て入力する点異なる。これはカウントダウン機能実行時
、当該ビット内容を自己保持するためである。なお、ｎ
の値は、アップダウンカウンタ回路２の計数上限値Ａを
設定するための後述のカウンタＦ／Ｆのビット重みと当
該カウンタの入力部に連なる信号処理手段に対応する値
を示し、本実施例では例えば０．１．２を用い、計数上
限値Ａを°７”に設定している。このような構成のアッ
プダウン機能制御部３の動作は、カウントアツプ機能実
行時には後述するカウンタＦ／Ｆ自身のビットが２°−
２１＝・・・＝２”−１＝論論理俗信の時に反転してそ
れ以外は自己保持され、カウントダウン機能実行時には
後述するカウンタＦ／Ｆ自身のビットが２０＝２１＝・
・・＝２１１−１＝論理り信号の時に反転してそれ以外
は自己保持される。

また、第一のカウンタ制御部４は前記アップダウン機能
制御部３のユニットと同数のＡＮＤ回路４、を設け、ア
ップダウン機能制御部３の各対応するＯＲ回路３．の出
力信号と、後述するカウンタ出力検出部７のＡＮＤ回路
７．の出力信号のインバート信号とをその入力信号とし
ている。このような構成にすると、入力Ｆ／Ｆ　１１の
出力信号が論理り信号で後述のカウンタＦ／Ｆの全てが
論理り信号の場合には、各ビットカウンタを強制的に論
理り信号にセットする。本実施例でこの第一のカウンタ
制御部４を設けるのは、もしこれを設けないと、上記場
合には前記アップダウン機能制御部３の出力により各カ
ウンタＦ／Ｆの全てが論理Ｈ信号にセットされるからで
ある。

また、第二のカウンタ制御部５は前記第一のカウンタ制
御部のＡＮＤ回路４゜と同数のＯＲ回路５アを設け、第
一のカウンタ制御部の各対応するＡＮＤ回路４ゎの出力
信号と、後述するカウンタ出力検出部７のＡＮＤ回路７
１の出力信号とをその入力信号としている。このような
構成にすると、入力Ｆ／Ｆ１＋の出力信号が論理Ｈ信号
で後述のカウンタＦ／Ｆの全てが論理Ｈ信号の場合には
、各カウンタＦ／Ｆの全てを強制的に論理Ｈ信号にセッ
トする。本実施例でこの第二のカウンタ制御部５を設け
るのは、もしこれを設けないと、上記場合には前記アッ
プダウン機能制御部３の出力により各カウンタＦ／Ｆの
全てが論理り信号にセットされるからである。

ビットカウンタ回路６は、２０．２１．２２（２”）の
各ビット重みに対応する３個のＤ型Ｆ／ＦのカウンタＦ
／Ｆ群を配置し、各カウンタＦ／Ｆの入力部りには、前
記第二のカウンタ制御部５中の対応するＯＲ回路５．の
出力信号を入力し、その全てのクロック入力部ＣＫには
、前記クロック信号を入力している。このような構成に
すると、各カウンタＦ／Ｆはクロック信号に同期して各
出力部Ｑから論理Ｈ信号と論理り信号とのいずれか一方
の信号を出力し、カウントアツプして全てのカウンタＦ
／Ｆが論理Ｈ信号になったときは計数値”７”を・表し
、一方、カウントダウンして全てのカウンタＦ／Ｆが論
理り信号になったときは計数値”ゼロ”を表す。

カウンタ出力検出部７は、二つのＡ　’Ｎ　Ｄ回路７□
　７ｂと、これらＡＮＤ回路７．．７．の出力信号を入
力信号とするＯＲ回路７゜とから成り、−方のＡＮＤ回
路７．には、入力Ｆ／Ｆ　１　、の出力信号と各カウン
タＦ／Ｆの出力信号が入力され、他方のＡＮＤ回路７ｂ
には、一方のＡＮＤ回路７１と同一信号のインバート信
号が入力されている。このような構成にすると、入力Ｆ
／Ｆ　１　、の出力信号が論理Ｈ信号であり、かつ、ビ
ットカウンタ回路６の全てのカウンタＦ／ＦがＨ信号に
なったときは、一方のＡＮＤ回路７．がこの状態を検出
して論理Ｈ信号を出力し、入力Ｆ／Ｆ　１　、の出力信
号が論理り信号になるまでその状態を自己保持する。な
お、入力Ｆ／Ｆ　１　、の出力信号が論理り信号になる
と、前記アップダウン機能制御部３がカウントダウン機
能を実行するので、二つのＡＮＤ回路７．．７．の入力
信号の全てがが直ちに論理り信号に変化することはない
。また、入力Ｆ／Ｆ　１１の出力信号が論理り信号であ
り、かつ、ビットカウンタ回路６の全てのカウンタＦ／
Ｆの出力信号が論理り信号になったときは、他方のＡＮ
Ｄ回路７．がこの状態を検出して論理Ｈ信号を出力し、
入力Ｆ／Ｆ１＋の出力信号が論理Ｈ信号になるまでその
状態を自己保持する。なお、入力Ｆ’／Ｆ１、の出力信
号が論理Ｈ信号になると、前記アップダウン機能制御部
３がカウントアツプ機能を実行するので、二つのＡＮＤ
回路７．．７ｂの入力信号の全てが直ちに論理Ｈ信号に
変化することはない。

また、第１図中、８は論理信号保持回路を示している。

論理信号保持回路８は、具体的には、例えば二つのＡＮ
Ｄ回路８．．８．と、これらＡＮＤ回路８．．８．の出
力信号を入力信号とするＯＲ回路８゜と、その入力部り
に前記ＯＲ回路８゜出力信号が入力され、クロック入力
部ＣＫに前記クロック信号が入力されるＤ型Ｆ／Ｆから
成る出力Ｆ／Ｆ８、とを有している。一方のＡＮＤ回路
８ｍには前記カウンタ出力検出部７のＯＲ回路７゜出力
信号と同検出部７の一方のＡＮＤ回路７．出力信号が入
力され、他方のＡＮＤ回路８．にはカウンタ出力検出部
７のＯＲ回路７゜出力信号のインバート信号と出力Ｆ／
Ｆ　８　、の出力信号とが入力されている。このような
構成にすると、カウンタ出力検出部７のＯＲ回路７゜出
力信号が論理Ｈ信号になるまで、即ち、同検出部７の一
方のＡＮＤ回路７、の入力信号が全て論理Ｈ信号あるい
は論理り信号になるまで、出力Ｆ／Ｆ　８　、は現在の
論理信号を自己保持する。そしてこの出力Ｆ／Ｆ８＋に
は、カウンタ出力検出部７の一方のＡＮＤ回路７、の全
ての入力信号が論理Ｈ信号になったときはそのときの同
ＡＮＤ回路７．の出力信号である論理Ｈ信号がセットさ
れ、同ＡＮＤ回路７．の全での入力信号が論理り信号に
なったときは同ＡＮＤ回路７．のそのときの出力信号で
ある論理り信号がセットされる。

出力Ｆ　／　Ｆ８　＋にセットされた信号は、その出力
部Ｑからインバータ９を介しであるいは直接に出力され
、波形整形された出力信号ＯＵＴとなる。

第２図は、本実施例に係るフィルタ装置の動作タイミン
グを示すタイミングチャートである。この図を参照する
と、入力信号ＩＮはクロック信号の次期最先周期の立上
タイミングで入力Ｆ／Ｆの出力信号となり、更にクロッ
ク信号の次の立上タイミング以降カウンタＦ／Ｆ　（２
”）で２進可逆計数される。ＡＮＤ回路７．．７．の各
出力信号はいわゆるビット重みに対応して設けられた各
カウンタＦ／Ｆの出力信号の全てが論理Ｈ信号、論理り
信号の条件を充たすときに同じタイミングで論理Ｈ信号
となり、条件を充たさなくなった時点でＬ信号となる。

ＡＮＤ回路７．出力信号が論理Ｈ信号になったときは、
出力Ｆ／Ｆの出力信号がクロック信号の次の立上タイミ
ングで論理Ｈ信号になり、ＡＮＤ回路７．の出力信号が
論理Ｈ信号になるまで、その状態を自己保持する。なお
、この図は、Ｈレベルの入力信号に対する３クロック信
号周期分のＬレベルのノイズが混入した例を示し、カウ
ンタＦ／Ｆも上限計数値Ａを７　（２０，２’。

２２）に設定した場合を示したものであるが、Ｌレベル
の入力信号に対するＨ信号のノイズ混入の場合、あるい
はカウンタＦ／Ｆの上限計数値Ａを変更した場合におい
ても同様の結果が得られる。

また、この図の例では、各Ｆ／Ｆの動作タイミングをク
ロック信号の立ち上がり時で同期をとっているが、クロ
ック信号の立ち下がり時で同期をとってもタイミングが
半周期ずれるだけで、同様の結果が得られる。　また、
入力信号に対する出力信号の遅延時間は、入力Ｆ／Ｆか
らカウンタＦ／Ｆが作動するまでの１クロツク、カウン
タＦ／Ｆが上限計数値Ａに達するまでのクロック数、お
よび上限計数値Ａを検出して出力Ｆ／Ｆが作動するまで
の１クロツクの合計周期となる。

このように、本実施例では、入力信号ＩＮをクロック信
号に同期化する入力Ｆ／Ｆ　１１と、この人力Ｆ’／Ｆ
ｉｌの出力信号をサンプリングしてゼロ値と上限計数値
Ａとの間で可逆計数するアップダウンカウンタ回路２を
設けるとともに、このアップダウン回路２の出力値が上
限計数値Ａのときは論理Ｈ信号を出力し該出力値が“ゼ
ロ”のときは論理り信号を出力しそれ以外の出力値のと
きには現在の論理信号をそのまま出力するようにした論
理信号保持回路８を設けたので、入力信号ＩＮの変動幅
、即ちノイズ幅がアップダウン回路２の上限計数値Ａに
クロック信号周期を乗じた時間幅に満たないときは、論
理信号保持回路８の出力信号に影響を及ぼさず、ノイズ
が除去されることになる。逆に言えば、例えば５μｓ／
ｂｉｔの時間幅を有する２　００　Ｋ　ｂｉｔ／　ｓｚ
ｃの入力信号において、時間幅１μｓ以下の信号変動を
ノイズとして除去したい場合には、１／上限計数値Ａ（
μＳ）以下の周期を有するクロック信号を用いれば良い
。

また、本実施例では各Ｆ／Ｆがクロック信号に同期して
動作するようにしたので、入力信号に波形歪みがあって
も、構成各部の処理に影響がなく、しかも、波形整形さ
れた信号が出力される。

なお、本実施例では、主として実用的見地から２８２＋
、２２のビット重みを有するＤ型Ｆ／Ｆを用いてアップ
ダウンカウンタ回路２のビットカ゛ウンタ回路６を構成
し、その上限計数値Ａを”７”に設定しているが、上限
計数値Ａが”３”以上の可逆計数を行うアップダウンカ
ウンタ回路であれば本実施例のようなノイズ除去効果が
得られるのであり、構成各部の使用素子の処理速度、除
去しようとするノイズ幅、入力信号に対する出力信号の
所望の遅延時間に応じて適当な上限計数値Ａになるよう
構成することもできる。

また、本実施例で用いるＤ型Ｆ／Ｆは、５Ｎ７４７４．
５Ｎ７４ＬＳ７４．５Ｎ７４ＡＬＳ７４．５Ｎ７４ＡＳ
７４．５Ｎ７４ＨＣ７４，５Ｎ７４ＡＣ７４あるいはこ
れら相当品のいずれでも良く、消費電力、応答速度、コ
スト面等を考慮して適当なものを選定することができる
。更に本実施例で用いるアップダウン機能制御部３の基
本ユニット３３は例えば５Ｎ７４ＡＬＳ５６９相当品に
より実現できるが、第１図に記載した同基本ユニットの
構成は本発明の思想をそのまま具現化したものであり、
同図記載の構成の外、プール代数により入出力信号の関
係が簡略化された回路構成のものも含まれる。

Ｈ８発明の効果 本発明は以上の説明のとおりであるから、以下に掲げる
優れた効果を奏する。

（１）除去できるノイズ幅、入力信号に対する出力信号
の遅延時間が適当な設計値のフィルタ装置を、従来は困
難であった伝送速度５００　Ｋｂｉｔ／ｓｅｃ程度以下
の伝送能力を有する伝送装置においても、極めて容易に
実現することができ゛、しかも、そのための構成部品点
数を従来に比べて著しく少なくすることができる。

（２）伝送速度が変わった場合、あるいは、伝送速度の
異なる伝送路に用いる場合であっても、そのたびに大幅
な設計変更をする必要がなく、一部の構成部品の諸元、
例えば、クロック信号の周波数変更あるいはカウンタの
上限計数値Ａの設定を変えるだけで容易に対応すること
ができる。

（３）入力信号同期化手段、アップダウンカウンタ回路
、論理信号保持回路に使用するＦ／Ｆを全てクロック信
号の動作タイミングで同期をとるようにしたので、入力
信号に波形歪みがあっても各回路等における信号処理に
影響を与えず、しかも波形整形された出力信号を得るこ
とができる。

なお、本発明はＲ８４２２受信回路や信号伝送レピータ
装置に適用することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るフィルタ装置の構成図
、第２図は第１図の構成に係るフィルタ装置の動作タイ
ミングチャート、第３図は本発明の詳細な説明するため
の図を示す。 ■・・・入力信号同期化手段、２・・・アップダウンカ
ウンタ回路、８・・・論理信号保持回路。 外１８

Claims (1)

【特許請求の範囲】
1. （１）伝送受信信号を入力してこれをクロック信号の動
   作タイミングでサンプリングする入力信号同期化手段と
   、 このサンプリング値を前記クロック信号の動作タイミン
   グでゼロ値と計数上限値の範囲における可逆計数を実行
   するアップダウンカウンタ回路と、このアップダウンカ
   ウンタ回路での計数値が計数上限値を継続するときは論
   理Ｈ信号と論理Ｌ信号とのいずれか一方の信号をセット
   し計数値がゼロ値を継続するときは論理Ｈ信号と論理Ｌ
   信号との他方の信号をセットし計数値がその他のときに
   は論理信号を変化させないようにした論理信号保持回路
   と を設け、 前記アップダウンカウンタ回路の計数上限値と前記クロ
   ック信号の周期とを乗じた時間幅の前記入力信号の変動
   を除去するようにしたことを特徴とする伝送受信信号の
   フィルタ装置。