JPH0479632A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
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- JPH0479632A JPH0479632A JP2194175A JP19417590A JPH0479632A JP H0479632 A JPH0479632 A JP H0479632A JP 2194175 A JP2194175 A JP 2194175A JP 19417590 A JP19417590 A JP 19417590A JP H0479632 A JPH0479632 A JP H0479632A
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Links
- 238000001514 detection method Methods 0.000 claims abstract description 22
- 238000005070 sampling Methods 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 14
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明はビット位相同期回路に関し、特にビット位相が
任意なディジタルデータを扱うディジクル伝送装置、デ
ィジタル処理装置等において入力されたディジタルデー
タを装置クロックに位相同期化して出力するビット位相
同期回路に関する。
任意なディジタルデータを扱うディジクル伝送装置、デ
ィジタル処理装置等において入力されたディジタルデー
タを装置クロックに位相同期化して出力するビット位相
同期回路に関する。
従来、この種のピント位相同期回路は、ディジタルデー
タの伝送周波数よりも高い周波数のクロックを用いて１
ビット分の期間をさらに細分化してディジタルデータの
変化点が細分化されたどの区間にあるのかを判定し、デ
ィジタルデータの変化点のないラッチのための最適位相
を決定する方式となっていた。
タの伝送周波数よりも高い周波数のクロックを用いて１
ビット分の期間をさらに細分化してディジタルデータの
変化点が細分化されたどの区間にあるのかを判定し、デ
ィジタルデータの変化点のないラッチのための最適位相
を決定する方式となっていた。
上述した従来のビット位相同期回路は、クロック伝送ス
ピードがデータ伝送スピードの数倍のスピードになるの
で、データ伝送路の必要伝送帯域とクロック伝送路の必
要伝送帯域とに大きな隔たりが生し、クロック伝送路を
形成するのに必要な印刷配線回路、コネクタおよび同軸
ケーブルには高精度に特性インピーダンスをマツチング
した特殊な部品が必要となる欠点がある。
ピードがデータ伝送スピードの数倍のスピードになるの
で、データ伝送路の必要伝送帯域とクロック伝送路の必
要伝送帯域とに大きな隔たりが生し、クロック伝送路を
形成するのに必要な印刷配線回路、コネクタおよび同軸
ケーブルには高精度に特性インピーダンスをマツチング
した特殊な部品が必要となる欠点がある。
本発明の目的は、上述の点に鑑み、ディジタルデータを
多相化してサンプリングし、変化点を検出して検出した
変化点のカウント数が最小値を与える出力位相を選択し
、変化点のない出力位相のディジタルデータをラッチす
ることにより、装置クロックと同し周波数のクロックを
用いてビット位相同期がとれるようにしたビット位相同
期回路を提供することにある。
多相化してサンプリングし、変化点を検出して検出した
変化点のカウント数が最小値を与える出力位相を選択し
、変化点のない出力位相のディジタルデータをラッチす
ることにより、装置クロックと同し周波数のクロックを
用いてビット位相同期がとれるようにしたビット位相同
期回路を提供することにある。
本発明のビット位相同期回路は、入力されたディジタル
データをｎ （ｎは２以上の自然数）相化するｎ個の直
列接続された遅延ブロックと、前記ディジタルデータお
よび前記遅延ブロックの出力をそれぞれサンプリングす
る（ｎ ＋ １ ）個のフリップフロップと、これらフ
リップフロップのうちの隣り合うフリップフロップ間の
出力の変化点を検出するｎ個の変化点検出回路と、これ
ら変化点検出回路の出力でそれぞれカウントアツプする
ｎ個のカウンタと、これらカウンタのうちの最小値を与
えるカウンタを検出して出力位相を決定する出力位相決
定回路と、この出力位相決定回路による決定に基づいて
前記フリップフロップの出力のうちの変化点のない出力
を選択する（ｎ−１）セレクタと、この（ｎ−１）セレ
クタの出力をラッチするフリップフロップとを有する。
データをｎ （ｎは２以上の自然数）相化するｎ個の直
列接続された遅延ブロックと、前記ディジタルデータお
よび前記遅延ブロックの出力をそれぞれサンプリングす
る（ｎ ＋ １ ）個のフリップフロップと、これらフ
リップフロップのうちの隣り合うフリップフロップ間の
出力の変化点を検出するｎ個の変化点検出回路と、これ
ら変化点検出回路の出力でそれぞれカウントアツプする
ｎ個のカウンタと、これらカウンタのうちの最小値を与
えるカウンタを検出して出力位相を決定する出力位相決
定回路と、この出力位相決定回路による決定に基づいて
前記フリップフロップの出力のうちの変化点のない出力
を選択する（ｎ−１）セレクタと、この（ｎ−１）セレ
クタの出力をラッチするフリップフロップとを有する。
本発明のピント位相同期回路では、ｎ個の直列接続され
た遅延ブロックが入力されたディジタルデータをｎ相化
し、（ｎ＋１）個のフリップフロップがディジタルデー
タおよび遅延ブロックの出力をそれぞれサンプリングし
、ｎ個の変化点検出回路がフリップフロップのうちの隣
り合うフリップフロップ間の出力の変化点を検出し、ｎ
個のカウンタが変化点検出回路の出力でそれぞれカウン
トアンプし、出力位相決定回路がカウンタのうちの最小
値を与えるカウンタを検出して出力位相を決定し、（ｎ
−１）セレクタが出力位相決定回路による決定に基づい
てフリップフロップの出力のうちの変化点のない出力を
選択し、フリッププロップが（ｎ−１）セレクタの出力
をラッチする。
た遅延ブロックが入力されたディジタルデータをｎ相化
し、（ｎ＋１）個のフリップフロップがディジタルデー
タおよび遅延ブロックの出力をそれぞれサンプリングし
、ｎ個の変化点検出回路がフリップフロップのうちの隣
り合うフリップフロップ間の出力の変化点を検出し、ｎ
個のカウンタが変化点検出回路の出力でそれぞれカウン
トアンプし、出力位相決定回路がカウンタのうちの最小
値を与えるカウンタを検出して出力位相を決定し、（ｎ
−１）セレクタが出力位相決定回路による決定に基づい
てフリップフロップの出力のうちの変化点のない出力を
選択し、フリッププロップが（ｎ−１）セレクタの出力
をラッチする。
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例に係るビット位相同期回路
の構成を示す回路ブロック図である。本実施例のビット
位相同期回路は、データ入力端子１と、第１段〜第４段
の遅延ブロック２，３．４および５と、第１〜第５の遅
延型フリップフロップ（以下、Ｄ−Ｆ／Ｆと略記する）
６． ７． ８゜９および１０と、第１〜第４の変化
点検出回路１１．１２．１３および１４と、第１〜第４
のカウンタ１５，１６．１７および１日と、出力位相決
定回路１９と、（４−１）セレクタ２０と、Ｄ−Ｆ／Ｆ
２１と、データ出力端子２２とから構成されている。
の構成を示す回路ブロック図である。本実施例のビット
位相同期回路は、データ入力端子１と、第１段〜第４段
の遅延ブロック２，３．４および５と、第１〜第５の遅
延型フリップフロップ（以下、Ｄ−Ｆ／Ｆと略記する）
６． ７． ８゜９および１０と、第１〜第４の変化
点検出回路１１．１２．１３および１４と、第１〜第４
のカウンタ１５，１６．１７および１日と、出力位相決
定回路１９と、（４−１）セレクタ２０と、Ｄ−Ｆ／Ｆ
２１と、データ出力端子２２とから構成されている。
データ入力端子１は、第１段の遅延ブロック２の入力端
子および第１のＤ−Ｆ／Ｆ６のデータ入力端子りにそれ
ぞれ接続され、第１段の遅延ブロック２の出力端子は、
第２段の遅延ブロック３の入力端子および第２のＤ −
Ｆ／Ｆ ７のデータ入力端子りにそれぞれ接続されてい
る。第２段の遅延ブロック３の出力端子は、第３段の遅
延ブロック４の入力端子および第３のＤ−ＬＦ／Ｆ８の
データ入力端子りにそれぞれ接続され、第３段の遅延ブ
ロック４の出力端子は、第４段の遅延ブロック５の入力
端子および第４のＤ−Ｆ／Ｆ９のデータ入力端子りにそ
れぞれ接続されている。第４段の遅延ブロック５の出力
端子は、第５のＤ−Ｆ／Ｆ １０のデータ入力端子りに
接続されている。
子および第１のＤ−Ｆ／Ｆ６のデータ入力端子りにそれ
ぞれ接続され、第１段の遅延ブロック２の出力端子は、
第２段の遅延ブロック３の入力端子および第２のＤ −
Ｆ／Ｆ ７のデータ入力端子りにそれぞれ接続されてい
る。第２段の遅延ブロック３の出力端子は、第３段の遅
延ブロック４の入力端子および第３のＤ−ＬＦ／Ｆ８の
データ入力端子りにそれぞれ接続され、第３段の遅延ブ
ロック４の出力端子は、第４段の遅延ブロック５の入力
端子および第４のＤ−Ｆ／Ｆ９のデータ入力端子りにそ
れぞれ接続されている。第４段の遅延ブロック５の出力
端子は、第５のＤ−Ｆ／Ｆ １０のデータ入力端子りに
接続されている。
第１のＤ−Ｆ／Ｆ６のデータ出力端子Ｑは、第１の変化
点検出回路１１の第１入力端子にそれぞれ接続され、第
２のＤ−Ｆ／Ｆ７のデータ出力端子Ｑは、（４−１）セ
レクタ２０の第１入力端子。
点検出回路１１の第１入力端子にそれぞれ接続され、第
２のＤ−Ｆ／Ｆ７のデータ出力端子Ｑは、（４−１）セ
レクタ２０の第１入力端子。
第１の変化点検出回路１１の第２入力端子および第２の
変化点検出回路１２の第１入力端子にそれぞれ接続され
ている。第３のＩ）−Ｆ／Ｆ８のデータ出力端子Ｑは、
（４−１）セレクタ２０の第２入力端子、第２の変化点
検出回路１２の第２入力端子および第３の変化点検出回
路１３の第１入力端子にそれぞれ接続され、第４のＤ−
Ｆ／Ｆ９のデータ出力端子Ｑは、（４−１）セレクタ２
０の第３入力端子、第３の変化点検出回路１３の第２入
力端子および第４の変化点検出回路１４の第１入力端子
にそれぞれ接続されている。第５のＤＦ／Ｆ １０のデ
ータ出力端子Ｑは、（４−１）セレクタ２０の第４入力
端子および第４の変化点検出回路１４の第２入力端子に
それぞれ接続されている。
変化点検出回路１２の第１入力端子にそれぞれ接続され
ている。第３のＩ）−Ｆ／Ｆ８のデータ出力端子Ｑは、
（４−１）セレクタ２０の第２入力端子、第２の変化点
検出回路１２の第２入力端子および第３の変化点検出回
路１３の第１入力端子にそれぞれ接続され、第４のＤ−
Ｆ／Ｆ９のデータ出力端子Ｑは、（４−１）セレクタ２
０の第３入力端子、第３の変化点検出回路１３の第２入
力端子および第４の変化点検出回路１４の第１入力端子
にそれぞれ接続されている。第５のＤＦ／Ｆ １０のデ
ータ出力端子Ｑは、（４−１）セレクタ２０の第４入力
端子および第４の変化点検出回路１４の第２入力端子に
それぞれ接続されている。
第１の変化点検出回路１１の出力端子は第１のカウンタ
１５の入力端子Ｇに接続され、第２の変化点検出回路１
２の出力端子は第２のカウンタ１６の入力端子Ｇに接続
され、第３の変化点検出回路１３の出力端子は第３のカ
ウンタ１７の入力端子Ｇに接続され、第４の変化点検出
回路１４の出力端子は第４のカウンタ１８の入力端子Ｇ
に接続されている。
１５の入力端子Ｇに接続され、第２の変化点検出回路１
２の出力端子は第２のカウンタ１６の入力端子Ｇに接続
され、第３の変化点検出回路１３の出力端子は第３のカ
ウンタ１７の入力端子Ｇに接続され、第４の変化点検出
回路１４の出力端子は第４のカウンタ１８の入力端子Ｇ
に接続されている。
第１〜第４のカウンタ１５，１６．１７および１８の出
力端子は、出力位相決定回路１９の４つの入力端子にそ
れぞれ接続され、出力位相決定回路１９の２つの出力端
子は、（４−１）セレクタ２０の制御端子ＳＯおよびＳ
ｌにそれぞれ接続されている。
力端子は、出力位相決定回路１９の４つの入力端子にそ
れぞれ接続され、出力位相決定回路１９の２つの出力端
子は、（４−１）セレクタ２０の制御端子ＳＯおよびＳ
ｌにそれぞれ接続されている。
（４−１）セレクタ２０の出力端子は、Ｄ−Ｆ／Ｆ２１
のデータ入力端子りに接続され、Ｄ−Ｆ／Ｆ２１のデー
タ出力端子Ｑはデータ出力端子２２に接続されている。
のデータ入力端子りに接続され、Ｄ−Ｆ／Ｆ２１のデー
タ出力端子Ｑはデータ出力端子２２に接続されている。
なお、第１〜第５のＤ−Ｆ／Ｆ６〜１０．第１〜第４の
カウンタ１５〜１８およびＤ−Ｆ／Ｆ２１のクロック入
力端子Ｃには、装置クロックであるクロック信号ＣＫが
それぞれ入力されている。
カウンタ１５〜１８およびＤ−Ｆ／Ｆ２１のクロック入
力端子Ｃには、装置クロックであるクロック信号ＣＫが
それぞれ入力されている。
次に、このように構成された本実施例のピント位相同期
回路の動作について説明する。
回路の動作について説明する。
データ入力端子ｌから入力されたディジタルデータは、
第１段〜第４段の遅延ブロック２．３４および５によっ
て５相化され、ディジタルデータならびに第１段〜第４
段の遅延ブロック２，３゜４および５の出力は、第１〜
第５のＩ）−Ｆ／Ｆ６７、 ８． ９および１０でクロ
ック信号ＣＫと同期してそれぞれサンプリングされる。
第１段〜第４段の遅延ブロック２．３４および５によっ
て５相化され、ディジタルデータならびに第１段〜第４
段の遅延ブロック２，３゜４および５の出力は、第１〜
第５のＩ）−Ｆ／Ｆ６７、 ８． ９および１０でクロ
ック信号ＣＫと同期してそれぞれサンプリングされる。
第１〜第４の変化点検出回路１１，１２．１３および１
４は、第１〜第５のＤ−Ｆ／Ｆ６．７゜８．９および１
０のうちの隣り合うＤ−Ｆ／Ｆ間の出力同士を比較して
変化点の検出を行い、変化点を検出したときに第１〜第
４のカウンタ１５゜１６．１７および１８をクロック信
号ＣＫと同期してそれぞれカウントアツプさせる。
４は、第１〜第５のＤ−Ｆ／Ｆ６．７゜８．９および１
０のうちの隣り合うＤ−Ｆ／Ｆ間の出力同士を比較して
変化点の検出を行い、変化点を検出したときに第１〜第
４のカウンタ１５゜１６．１７および１８をクロック信
号ＣＫと同期してそれぞれカウントアツプさせる。
出力位相決定回路１９は、第１〜第４のカウンタ１５，
１６．１７および１８のうちのカウント偵が最小値を与
えるカウンタを検出し、そのカウンタの番号を示す出力
を（４−１）セレクタ２゜に出力する。
１６．１７および１８のうちのカウント偵が最小値を与
えるカウンタを検出し、そのカウンタの番号を示す出力
を（４−１）セレクタ２゜に出力する。
（４−１）セレクタ２０は、出力位相決定回路１９から
の出力に応じた番号の入力端子からＤＦ／Ｆのデータ出
力を選択して入力し、そのまま出力する。この結果、変
化点のない出力位相が選択されて、ディジタルデータが
出力される。
の出力に応じた番号の入力端子からＤＦ／Ｆのデータ出
力を選択して入力し、そのまま出力する。この結果、変
化点のない出力位相が選択されて、ディジタルデータが
出力される。
Ｄ−Ｆ／Ｆ２１は、（４−１）セレクタ２０で選択され
た変化点のない出力位相のディジタルデータをラッチし
て、データ出力端子２２にビット位相同期したディジタ
ルデータとして出力する。
た変化点のない出力位相のディジタルデータをラッチし
て、データ出力端子２２にビット位相同期したディジタ
ルデータとして出力する。
なお、Ｄ−Ｆ／Ｆ２１は、（４−１）セレクタ２０の選
択切替え時のディジタルデータの乱れを吸収する役目を
する。
択切替え時のディジタルデータの乱れを吸収する役目を
する。
ところで、上記実施例では、フリップフロップとしてＤ
−Ｆ／Ｆを使用した例について説明したが、フリップフ
ロップはかならずしもＤ−Ｆ／Ｆでなければならないわ
けではなく、他のフリップフロップを使用しても本発明
が同様に実現可能であることはいうまでもない。
−Ｆ／Ｆを使用した例について説明したが、フリップフ
ロップはかならずしもＤ−Ｆ／Ｆでなければならないわ
けではなく、他のフリップフロップを使用しても本発明
が同様に実現可能であることはいうまでもない。
以上説明したように本発明は、ディジタルデータを多相
化してサンプリングし、変化点を検出して検出された変
化点のカウント数が最小値を与える出力位相を選択し、
変化点のない出力位相のディジタルデータをラッチする
ようにしたことにより、装置クロックと同し周波数のク
ロックを用いてビット位相同期をとることができ、クロ
ック伝送スピードとデータ伝送スピードとが同じになる
ので、クロック伝送路を形成するのに必要な印刷配線回
路、コネクタおよび同軸ケーブルに特殊な部品を使用す
る必要がなくなるという効果がある。
化してサンプリングし、変化点を検出して検出された変
化点のカウント数が最小値を与える出力位相を選択し、
変化点のない出力位相のディジタルデータをラッチする
ようにしたことにより、装置クロックと同し周波数のク
ロックを用いてビット位相同期をとることができ、クロ
ック伝送スピードとデータ伝送スピードとが同じになる
ので、クロック伝送路を形成するのに必要な印刷配線回
路、コネクタおよび同軸ケーブルに特殊な部品を使用す
る必要がなくなるという効果がある。
さらに、本発明のピント位相同期回路の構成は、モノリ
シック化が可能であり、超小型にすることができるとい
う利点がある。
シック化が可能であり、超小型にすることができるとい
う利点がある。
第１図は本発明の一実施例に係るビット位相同期回路の
構成を示す回路ブロック図である。 図において、 １・・・・データ入力端子、 ２〜５・・遅延クロック、 ６〜１０・Ｄ−Ｆ／Ｆ。 １１〜１４・変化点検出回路、 １５〜１ １９ ・ ・ ２０ ・ ・ ２１ ・ ・ ２２ ・ ・ ・カウンタ、 出力位相決定回路、 （４−１）セレクタ、 Ｄ−Ｆ／Ｆ、 データ出力端子である。
構成を示す回路ブロック図である。 図において、 １・・・・データ入力端子、 ２〜５・・遅延クロック、 ６〜１０・Ｄ−Ｆ／Ｆ。 １１〜１４・変化点検出回路、 １５〜１ １９ ・ ・ ２０ ・ ・ ２１ ・ ・ ２２ ・ ・ ・カウンタ、 出力位相決定回路、 （４−１）セレクタ、 Ｄ−Ｆ／Ｆ、 データ出力端子である。
Claims (1)
- 【特許請求の範囲】 入力されたディジタルデータをｎ（ｎは２以上の自然数
）相化するｎ個の直列接続された遅延ブロックと、 前記ディジタルデータおよび前記遅延ブロックの出力を
それぞれサンプリングする（ｎ＋１）個のフリップフロ
ップと、 これらフリップフロップのうちの隣り合うフリップフロ
ップ間の出力の変化点を検出するｎ個の変化点検出回路
と、 これら変化点検出回路の出力でそれぞれカウントアップ
するｎ個のカウンタと、 これらカウンタのうちの最小値を与えるカウンタを検出
して出力位相を決定する出力位相決定回路と、 この出力位相決定回路による決定に基づいて前記フリッ
プフロップの出力のうちの変化点のない出力を選択する
（ｎ−１）セレクタと、 この（ｎ−１）セレクタの出力をラッチするフリップフ
ロップと を有することを特徴とするビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194175A JPH0479632A (ja) | 1990-07-23 | 1990-07-23 | ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194175A JPH0479632A (ja) | 1990-07-23 | 1990-07-23 | ビット位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479632A true JPH0479632A (ja) | 1992-03-13 |
Family
ID=16320177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2194175A Pending JPH0479632A (ja) | 1990-07-23 | 1990-07-23 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479632A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002192912A (ja) * | 2000-12-26 | 2002-07-10 | Bridgestone Corp | プレキュアトレッドおよび該プレキュアトレッドが貼付けられた更生タイヤ |
| JP2004120587A (ja) * | 2002-09-27 | 2004-04-15 | Matsushita Electric Ind Co Ltd | 同期回路 |
| JP2008066879A (ja) * | 2006-09-05 | 2008-03-21 | Ricoh Co Ltd | オーバーサンプリング回路及びオーバーサンプリング方法 |
-
1990
- 1990-07-23 JP JP2194175A patent/JPH0479632A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002192912A (ja) * | 2000-12-26 | 2002-07-10 | Bridgestone Corp | プレキュアトレッドおよび該プレキュアトレッドが貼付けられた更生タイヤ |
| JP2004120587A (ja) * | 2002-09-27 | 2004-04-15 | Matsushita Electric Ind Co Ltd | 同期回路 |
| JP2008066879A (ja) * | 2006-09-05 | 2008-03-21 | Ricoh Co Ltd | オーバーサンプリング回路及びオーバーサンプリング方法 |
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