JPS62261986A - ノイズ除去能力を有するパルス計測回路 - Google Patents
ノイズ除去能力を有するパルス計測回路Info
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- JPS62261986A JPS62261986A JP61105918A JP10591886A JPS62261986A JP S62261986 A JPS62261986 A JP S62261986A JP 61105918 A JP61105918 A JP 61105918A JP 10591886 A JP10591886 A JP 10591886A JP S62261986 A JPS62261986 A JP S62261986A
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- Japan
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- signal
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- noise
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- capture
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- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000005070 sampling Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 6
- 101000983850 Homo sapiens Phosphatidate phosphatase LPIN3 Proteins 0.000 description 5
- 102100025728 Phosphatidate phosphatase LPIN3 Human genes 0.000 description 5
- KXRZBTAEDBELFD-UHFFFAOYSA-N sulfamethopyrazine Chemical compound COC1=NC=CN=C1NS(=O)(=O)C1=CC=C(N)C=C1 KXRZBTAEDBELFD-UHFFFAOYSA-N 0.000 description 5
- 230000004044 response Effects 0.000 description 3
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Landscapes
- Manipulation Of Pulses (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
11止9剋亙公互
本発明は、入力信号の時間間隔を計測するパルス計測回
路に関し、特に入力信号に含まれているノイズの除去能
力にすぐれたパルス計測回路に関する。
路に関し、特に入力信号に含まれているノイズの除去能
力にすぐれたパルス計測回路に関する。
従来の技術
従来この種のパルス計測回路は、−入力信号をノイズ除
去回路に人力し、ノイズ除去回路の出力信号によってカ
ウンタの内容をキャプチャレジスタにラッチすると共に
、同じノイズ除去回路の出力信号によって割込みを発生
し、キャプチャしたデータをマイクロコンピュータが割
込み処理で読み出す構成となっていた。
去回路に人力し、ノイズ除去回路の出力信号によってカ
ウンタの内容をキャプチャレジスタにラッチすると共に
、同じノイズ除去回路の出力信号によって割込みを発生
し、キャプチャしたデータをマイクロコンピュータが割
込み処理で読み出す構成となっていた。
第2図は従来のパルス計測回路の構成を示すブロック図
である。入力信号Isはノイズ除去回路7に入力される
と、所定のパルス幅以下のノイズ成分が除去されてキャ
プチャ信号CAPとして出力される。カウンタ4はカウ
ントクロックCCLKをクロックとしてアップカウント
を行う。キャプチャレジスタ5はノイズ除去回路7から
出力されたキャプチャ信号CAPのアクティブエツジで
カウンタ4のカウント内容をラッチすなわちキャプチャ
する。また、キャプチャレジスタ5は、読み出し信号R
Dがアクティブの時に、パスライン6にその記憶してい
るデータを出力する。一方、ノイズ除去回路7から出力
されたキャプチャ信号CAPは、割込み回路3にも人力
され、キャプチャ信号CAPのアクティブエツジで割込
みが発生する。
である。入力信号Isはノイズ除去回路7に入力される
と、所定のパルス幅以下のノイズ成分が除去されてキャ
プチャ信号CAPとして出力される。カウンタ4はカウ
ントクロックCCLKをクロックとしてアップカウント
を行う。キャプチャレジスタ5はノイズ除去回路7から
出力されたキャプチャ信号CAPのアクティブエツジで
カウンタ4のカウント内容をラッチすなわちキャプチャ
する。また、キャプチャレジスタ5は、読み出し信号R
Dがアクティブの時に、パスライン6にその記憶してい
るデータを出力する。一方、ノイズ除去回路7から出力
されたキャプチャ信号CAPは、割込み回路3にも人力
され、キャプチャ信号CAPのアクティブエツジで割込
みが発生する。
発明が解決しようとする問題点
一般に、パルス計測回路の入力信号には多くのノイズ成
分が含まれている。従って、パルス計測回路の入力部で
、そのノイズ成分を除去して、本物の信号によってのみ
キャプチャ動作が行われるようにしなければならない。
分が含まれている。従って、パルス計測回路の入力部で
、そのノイズ成分を除去して、本物の信号によってのみ
キャプチャ動作が行われるようにしなければならない。
ここで、入力信号のノイズを除去するノイズ除去回路は
、入力信号を遅延する遅延回路と、入力信号と遅延回路
の出力信号とを人力とする信号判定回路とで構成してい
る。従って、ノイズ除去回路の出力信号は、入力信号に
対して、時間おくれを有する。特に、比較的パルス幅の
広いノイズ成分も除去するためには、遅延回路をディジ
クルサンプリングによる遅延回路で構成するのが望まし
いが、入力信号はディジタルサンプリングとは非同期に
変化するため、ノイズ除去回路の出力の時間おくれは入
力信号に対して一定ではなく、ジッタを生じてしまう。
、入力信号を遅延する遅延回路と、入力信号と遅延回路
の出力信号とを人力とする信号判定回路とで構成してい
る。従って、ノイズ除去回路の出力信号は、入力信号に
対して、時間おくれを有する。特に、比較的パルス幅の
広いノイズ成分も除去するためには、遅延回路をディジ
クルサンプリングによる遅延回路で構成するのが望まし
いが、入力信号はディジタルサンプリングとは非同期に
変化するため、ノイズ除去回路の出力の時間おくれは入
力信号に対して一定ではなく、ジッタを生じてしまう。
このように、入力信号に対して時間おくれが一定ではな
い信号によって、カウンタの内容をキャプチャしたとし
ても、キャプチャした値は真の値からずれているという
欠点があった。
い信号によって、カウンタの内容をキャプチャしたとし
ても、キャプチャした値は真の値からずれているという
欠点があった。
ディジタルサンプリングの周期を短くすることもできる
が、そうした場合はパルス幅の広いノイズ成分を除去す
ることが不可能であるため、ノイズ成分によってキャプ
チャが行われる結果、誤動作を生じてしまう。
が、そうした場合はパルス幅の広いノイズ成分を除去す
ることが不可能であるため、ノイズ成分によってキャプ
チャが行われる結果、誤動作を生じてしまう。
問題点を解決するための手段
上記問題点を解決するための本発明のパルス計測面路は
、入力信号のノイズを除去し割込み信号を出力する第1
のノイズ除去回路と、該割込み信号により割込みを発生
する割込み制御回路と、前記入力信号のノイズを除去し
キャプチャ信号を出力する第2のノイズ除去回路と、ク
ロック信号をカウントするカウンタと、前記キャプチャ
信号によって前記カウンタの内容をラッチするキャプチ
ャレジスタとを具備している。
、入力信号のノイズを除去し割込み信号を出力する第1
のノイズ除去回路と、該割込み信号により割込みを発生
する割込み制御回路と、前記入力信号のノイズを除去し
キャプチャ信号を出力する第2のノイズ除去回路と、ク
ロック信号をカウントするカウンタと、前記キャプチャ
信号によって前記カウンタの内容をラッチするキャプチ
ャレジスタとを具備している。
作用
本発明は、割込み信号を出力するノイズ除去回路とキャ
プチャ信号を出力するノイズ除去回路を分離したことを
特徴とする。
プチャ信号を出力するノイズ除去回路を分離したことを
特徴とする。
割込み信号を出力するノイズ除去回路は、シフタはある
がノイズのパルス幅のいかんにかかわらず完全にノイズ
を除去できる構成となっている。
がノイズのパルス幅のいかんにかかわらず完全にノイズ
を除去できる構成となっている。
これに対し、キャプチャ信号を出力するノイズ除去回路
は広いパルス幅のノイズは除去できないが、ジッタのな
い信号を出力する構成となっている。
は広いパルス幅のノイズは除去できないが、ジッタのな
い信号を出力する構成となっている。
ノイズの完全に除去された割込み信号を用いて割込みを
行うことにより誤りなくパルス間隔の測定を行うことが
できる。
行うことにより誤りなくパルス間隔の測定を行うことが
できる。
実施例
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例のブロック図である。
入力信号ISは、第1のノイズ除去回路1と、第2のノ
イズ除去回路2に同時に人力される。すると、第1のノ
イズ除去回路1は人力のノイズ成分を除去して割込み信
号INTを割込み制御回路3に向けて出力する。一方、
第2のノイズ除去回路2は入力のノイズ成分を除去して
キャプチャ信号CAPを出力する。
イズ除去回路2に同時に人力される。すると、第1のノ
イズ除去回路1は人力のノイズ成分を除去して割込み信
号INTを割込み制御回路3に向けて出力する。一方、
第2のノイズ除去回路2は入力のノイズ成分を除去して
キャプチャ信号CAPを出力する。
カウンタ4はカウントクロックCCLKをクロックとし
てアップカウントを行っている。このカウンタ4のカウ
ント内容はキャプチャ信号CAPのアクティブエツジで
キャプチャレジスタ5にキャプチャされる。キャプチャ
レジスタ6は、読出し信号RDにより、記憶しているデ
ータをパスライン6に出力する。
てアップカウントを行っている。このカウンタ4のカウ
ント内容はキャプチャ信号CAPのアクティブエツジで
キャプチャレジスタ5にキャプチャされる。キャプチャ
レジスタ6は、読出し信号RDにより、記憶しているデ
ータをパスライン6に出力する。
第3図は第1のノイズ除去回路1の詳細を示すブロック
図である。
図である。
入力信号ISはまず第1のサンプル回路31に人力され
る。この第1のサンプル回路31は、サンプリングクロ
ック5CLKをクロック入力とし、入力信号ISを遅延
して第1のサンプル信号SMPlを出力する。このサン
プル信号SMPIが入力される第2のサンプル回路はサ
ンプリングクロック5CLKをクロック入力とし、第1
のサンプル信号SMP1を遅延して第2のサンプル信号
SMP2を出力する。信号判定回路33は第1のサンプ
ル信号SMPI及び第2のサンプル信号SMP2を入力
とし、割込み信号INTを出力する。
る。この第1のサンプル回路31は、サンプリングクロ
ック5CLKをクロック入力とし、入力信号ISを遅延
して第1のサンプル信号SMPlを出力する。このサン
プル信号SMPIが入力される第2のサンプル回路はサ
ンプリングクロック5CLKをクロック入力とし、第1
のサンプル信号SMP1を遅延して第2のサンプル信号
SMP2を出力する。信号判定回路33は第1のサンプ
ル信号SMPI及び第2のサンプル信号SMP2を入力
とし、割込み信号INTを出力する。
ここで、第1及び第2のサンプル回路31.32は、サ
ンプリングクロック5CLKのたち上がりエツジで入力
データをサンプルする。遅延時間は、おのおのサンプリ
ングクロック5CLKの1周期分である。また、第1の
信号判定回路33は、2つの入力信号が共にハイレベル
になった時にハイレベルを出力し、その後、その状態を
保持し、2つの入力信号が共にロウレベルになった時に
ロウレベルを出力し、その後その状態を保持するRSフ
リップフロップ回路で構成している。
ンプリングクロック5CLKのたち上がりエツジで入力
データをサンプルする。遅延時間は、おのおのサンプリ
ングクロック5CLKの1周期分である。また、第1の
信号判定回路33は、2つの入力信号が共にハイレベル
になった時にハイレベルを出力し、その後、その状態を
保持し、2つの入力信号が共にロウレベルになった時に
ロウレベルを出力し、その後その状態を保持するRSフ
リップフロップ回路で構成している。
第4図は、入力信号Isを入力として、人力のノイズ成
分を除去し、キャプチャ信号CAPを出力する第2のノ
イズ除去回路2の詳細を示すブロック図である。
分を除去し、キャプチャ信号CAPを出力する第2のノ
イズ除去回路2の詳細を示すブロック図である。
入力信号Isはまずアナグディレイ回路41に人力され
る。入力信号ISは所定時間tdだけ遅延させられ、遅
延信号DLとして出力される。第2の信号判定回路42
は入力信号ISと遅延信号DLとを入力とし、キャプチ
ャ信号CAPを出力する。
る。入力信号ISは所定時間tdだけ遅延させられ、遅
延信号DLとして出力される。第2の信号判定回路42
は入力信号ISと遅延信号DLとを入力とし、キャプチ
ャ信号CAPを出力する。
第2の信号判定回路42の動作は第1の信号判定回路3
3の動作と同一である。本実施例のアナログディレィ回
路41の遅延時間tdは、前記サンプリングクロック5
CLKの周期に比べてごく短く設定している。
3の動作と同一である。本実施例のアナログディレィ回
路41の遅延時間tdは、前記サンプリングクロック5
CLKの周期に比べてごく短く設定している。
第5図は、第3図の第1のノイズ除去回路1と第4図の
第2のノイズ除去回路2におけるノイズ除去のタイミイ
ングを示したタイムチャートである。以下このタイムチ
ャートを用いて上記ノイズ回路の動作を説明する。
第2のノイズ除去回路2におけるノイズ除去のタイミイ
ングを示したタイムチャートである。以下このタイムチ
ャートを用いて上記ノイズ回路の動作を説明する。
第5図に示した入力信号ISには第1の信号S1及び第
2の信号S2と、比較的パルス幅の広い第1のノイズN
l及びパルス幅の狭い第2のノイズN2とが含まれてい
る。
2の信号S2と、比較的パルス幅の広い第1のノイズN
l及びパルス幅の狭い第2のノイズN2とが含まれてい
る。
このときの第1のノイズ除去回路1の動作を以下に説明
する。
する。
第1の信号Sl及び第2の信号S2は、サンプリング周
期に比較してパルス幅が広い。このため第1のサンプリ
ング信号SMP 1と第2のサンプリング信号SMP2
とが同時にハイレベルとなる時間があるので、割込み信
号INTが出力される。
期に比較してパルス幅が広い。このため第1のサンプリ
ング信号SMP 1と第2のサンプリング信号SMP2
とが同時にハイレベルとなる時間があるので、割込み信
号INTが出力される。
ただし、割込み信号INTは入力信号ISから最小でサ
ンプリング周期の1倍から最大で2倍まで遅延する。こ
の値は一定ではないため、ジッタを生じる。
ンプリング周期の1倍から最大で2倍まで遅延する。こ
の値は一定ではないため、ジッタを生じる。
これに対し、第1のノイズN1及び第2のノイズN2は
サンプリング周期に比較してパルス幅が狭い。このため
第1のサンプリング信号SMPIと第2のサンプリング
信号SMP2とが同時にハイレベルとはならないので、
割込み信号INTは出力されず、ノイズとして除去され
る。
サンプリング周期に比較してパルス幅が狭い。このため
第1のサンプリング信号SMPIと第2のサンプリング
信号SMP2とが同時にハイレベルとはならないので、
割込み信号INTは出力されず、ノイズとして除去され
る。
次に第2のノイズ除去回路2の動作を以下に説明する。
第1の信号S1及び第1のノイズN1及び第2の信号S
2のパルス幅は、アナログディレィ回路41の遅延時間
と比べて広い。このため、第1の信号S1、第1のノイ
ズN1及び第2の信号S2の3者と遅延信号DLが同時
にハイレベルとなる瞬間があるのでキャプチャ信号CA
Pが出力される。
2のパルス幅は、アナログディレィ回路41の遅延時間
と比べて広い。このため、第1の信号S1、第1のノイ
ズN1及び第2の信号S2の3者と遅延信号DLが同時
にハイレベルとなる瞬間があるのでキャプチャ信号CA
Pが出力される。
ここで、キャプチャ信号CAPは入力信号ISからアナ
ログディレィ回路41の遅延時間分、すなわちtdだけ
常に遅れているためジッタは生じない。
ログディレィ回路41の遅延時間分、すなわちtdだけ
常に遅れているためジッタは生じない。
第2のノイズN2のパルス幅は、アナログディレィ回路
41の遅延時間と比べて狭いため、キャプチャ信号CA
Pは出力されず、ノイズとして除去される。
41の遅延時間と比べて狭いため、キャプチャ信号CA
Pは出力されず、ノイズとして除去される。
以上述べたように、本実施例においては、割込み信号I
NTは入力信号Isに対する遅れが一定でないためジッ
タがある。しかし、ノイズはそのパルス幅の広い狭いに
かかわりなく確実に除去されている。これとは反対に、
キャプチャ信号CAPからは、狭いパルス幅のノイズを
除くことはできるが広いパルス幅のノイズを除くことは
できない。しかしキャプチャ信号CAPは入力信号Is
に対する遅れが一定であるためジッタがない信号にする
ことができる。
NTは入力信号Isに対する遅れが一定でないためジッ
タがある。しかし、ノイズはそのパルス幅の広い狭いに
かかわりなく確実に除去されている。これとは反対に、
キャプチャ信号CAPからは、狭いパルス幅のノイズを
除くことはできるが広いパルス幅のノイズを除くことは
できない。しかしキャプチャ信号CAPは入力信号Is
に対する遅れが一定であるためジッタがない信号にする
ことができる。
第6図は本実施例のパルス計測回路の動作を示すタイム
チャートである。以下このタイムチャートを用いて本発
明のパルス計測回路の動作、すなわち第1の信号S1と
第2の信号s2との時間間隔t1を測る動作を説明する
。
チャートである。以下このタイムチャートを用いて本発
明のパルス計測回路の動作、すなわち第1の信号S1と
第2の信号s2との時間間隔t1を測る動作を説明する
。
第2のノイズ除去回路2の出力であるキャプチャ信号C
APからは第2のノイズ除去回路2によって第2のノイ
ズN2が除去されている。このため第1の信号S1及び
第1のノイズN1及び第2の信号S2のたち上がりエツ
ジでカウンタ4のカウント内容がキャプチャレジスタ5
にラッチされる。ここで、第1の信号S1の時のカウン
タ4のカウントデータはml、第1のノイズN1の時は
m2、第2の信号S2の時はm3とする。
APからは第2のノイズ除去回路2によって第2のノイ
ズN2が除去されている。このため第1の信号S1及び
第1のノイズN1及び第2の信号S2のたち上がりエツ
ジでカウンタ4のカウント内容がキャプチャレジスタ5
にラッチされる。ここで、第1の信号S1の時のカウン
タ4のカウントデータはml、第1のノイズN1の時は
m2、第2の信号S2の時はm3とする。
これに対し、第1のノイズ除去回路1の出力である割込
み信号INTは、第1のノイズ除去回路1によって、第
1のノイズN1及び第2のノイズN2が除去されている
。このため第1の信号S1及び第2の信号S2のたち上
がりエツジで割込みを発生する。
み信号INTは、第1のノイズ除去回路1によって、第
1のノイズN1及び第2のノイズN2が除去されている
。このため第1の信号S1及び第2の信号S2のたち上
がりエツジで割込みを発生する。
次に本実施例のパルス計測回路を内蔵したマイクロコン
ピュータを例にして、そのプログラム処理について説明
する。
ピュータを例にして、そのプログラム処理について説明
する。
マイクロコンビエータは、第1の信号S1によって発生
した割込み信号INTにより、割込み処理を開始する。
した割込み信号INTにより、割込み処理を開始する。
このときキャプチャレジスタ5のデータm1を読み出し
、メモリにそのデータを格納する。次に、第2の信号S
2によって発生した割込み信号INTにより割込み処理
を開始する。
、メモリにそのデータを格納する。次に、第2の信号S
2によって発生した割込み信号INTにより割込み処理
を開始する。
今度はキャプチャレジスタ5のデータm3を読み出す。
先にメモリに格納したキャプチャデータm1との差分で
ある(m3−ml)を計算すれば、第1の信号S1と第
2の信号S2との時間間隔t。
ある(m3−ml)を計算すれば、第1の信号S1と第
2の信号S2との時間間隔t。
が求まる。
このとき第1のノイズN1によってキャプチャされたデ
ータm2は第1のノイズ除去回路1によって除去されて
いるので、割込み処理が行われないため無視される。従
ってこのようなノイズによって時間間隔t%が誤って測
定されることは起こりえない。
ータm2は第1のノイズ除去回路1によって除去されて
いるので、割込み処理が行われないため無視される。従
ってこのようなノイズによって時間間隔t%が誤って測
定されることは起こりえない。
発明の詳細
な説明したように本発明は、割込み信号を出力する第1
のノイズ除去回路とキャプチャ信号を出力する第2のノ
イズ除去回路とを分離して、それぞれに最も適したノイ
ズ除去回路の構成としである。
のノイズ除去回路とキャプチャ信号を出力する第2のノ
イズ除去回路とを分離して、それぞれに最も適したノイ
ズ除去回路の構成としである。
第1のノイズ除去回路により完全にノイズを除去された
割込み信号を用いての割込み処理によってキャプチャデ
ータの差分を計算すればノイズによっても誤作動しない
パルス計測回路を構成することができる。
割込み信号を用いての割込み処理によってキャプチャデ
ータの差分を計算すればノイズによっても誤作動しない
パルス計測回路を構成することができる。
第1図は本発明のパルス計測回路のブロック図、第2図
は従来のパルス計測回路のブロック図、第3図及び第4
図は本発明のパルス計測回路に用いられるノイズ除去回
路のブロック図、第5図は本発明のノイズ除去回路の動
作を示すタイムチャート、第6図は本実施例のパルス計
測回路の動作を示すタイムチャートである。 (主な参照番号、符号) 1 第1のノイズ除去回路、 2 第2のノイズ除去回路、 3 割込み制御回路、 4 カウンタ、 5 キャプチャレジスタ、 6 パスライン、 7 ° ノイズ除去回路、 31 第1のサンプル回路、 32 第2のサンプル回路、 33 第1の信号判定回路、 41 :rナログディレイ回路、42゛第2の信
号判定回路、 IS 入力信号、 INT 割込み信号、 CA P−−−〜キャプチャ信号、 CCLK カウントクロック、 RD 読み出し信号、 S CL K−サンプリングクロック、SMPI 第
1のサンプル信号、 SMP2 °第2のサンプル信号、 DL 遅延信号、 81−−一第1の信号、 S2° 第2の信号、 N 1−一〜第1のノイズ、 N2 °゛ 第2のノイズ、 tdo 遅延時間、 1、 − ・・時間間隔、
は従来のパルス計測回路のブロック図、第3図及び第4
図は本発明のパルス計測回路に用いられるノイズ除去回
路のブロック図、第5図は本発明のノイズ除去回路の動
作を示すタイムチャート、第6図は本実施例のパルス計
測回路の動作を示すタイムチャートである。 (主な参照番号、符号) 1 第1のノイズ除去回路、 2 第2のノイズ除去回路、 3 割込み制御回路、 4 カウンタ、 5 キャプチャレジスタ、 6 パスライン、 7 ° ノイズ除去回路、 31 第1のサンプル回路、 32 第2のサンプル回路、 33 第1の信号判定回路、 41 :rナログディレイ回路、42゛第2の信
号判定回路、 IS 入力信号、 INT 割込み信号、 CA P−−−〜キャプチャ信号、 CCLK カウントクロック、 RD 読み出し信号、 S CL K−サンプリングクロック、SMPI 第
1のサンプル信号、 SMP2 °第2のサンプル信号、 DL 遅延信号、 81−−一第1の信号、 S2° 第2の信号、 N 1−一〜第1のノイズ、 N2 °゛ 第2のノイズ、 tdo 遅延時間、 1、 − ・・時間間隔、
Claims (1)
- 入力信号のノイズを除去するノイズ除去回路と、該ノ
イズ除去回路の出力信号により割込みを発生する割込み
制御回路と、クロック信号をカウントするカウンタと、
前記出力信号によって該カウンタの内容をラッチするキ
ャプチャレジスタとを備えるパルス計測回路において、
前記ノイズ除去回路は、入力信号のノイズを除去して割
込み信号を出力する第1のノイズ除去回路と、該入力信
号のノイズを除去してキャプチャ信号を出力する第2の
ノイズ除去回路とからなることを特徴とするパルス計測
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61105918A JPH0631727B2 (ja) | 1986-05-08 | 1986-05-08 | ノイズ除去能力を有するパルス計測回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61105918A JPH0631727B2 (ja) | 1986-05-08 | 1986-05-08 | ノイズ除去能力を有するパルス計測回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62261986A true JPS62261986A (ja) | 1987-11-14 |
JPH0631727B2 JPH0631727B2 (ja) | 1994-04-27 |
Family
ID=14420243
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61105918A Expired - Fee Related JPH0631727B2 (ja) | 1986-05-08 | 1986-05-08 | ノイズ除去能力を有するパルス計測回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0631727B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0472808A (ja) * | 1990-07-12 | 1992-03-06 | Nec Corp | 雑音除去回路 |
JP2008204087A (ja) * | 2007-02-19 | 2008-09-04 | Nec Electronics Corp | 情報処理装置の動作モード制御回路及び情報処理装置 |
-
1986
- 1986-05-08 JP JP61105918A patent/JPH0631727B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0472808A (ja) * | 1990-07-12 | 1992-03-06 | Nec Corp | 雑音除去回路 |
JP2008204087A (ja) * | 2007-02-19 | 2008-09-04 | Nec Electronics Corp | 情報処理装置の動作モード制御回路及び情報処理装置 |
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JPH0631727B2 (ja) | 1994-04-27 |
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