JPH04154166A - イメージセンサ - Google Patents
イメージセンサInfo
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- JPH04154166A JPH04154166A JP2277813A JP27781390A JPH04154166A JP H04154166 A JPH04154166 A JP H04154166A JP 2277813 A JP2277813 A JP 2277813A JP 27781390 A JP27781390 A JP 27781390A JP H04154166 A JPH04154166 A JP H04154166A
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- switching element
- common signal
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Links
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
- H04N25/41—Extracting pixel data from a plurality of image sensors simultaneously picking up an image, e.g. for increasing the field of view by combining the outputs of a plurality of sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/701—Line sensors
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Heads (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はファクシミリやスキャナ等に用いられるイメー
ジセンサに関し、特に各受光素子に接続されたスイッチ
ング素子を用いたマトリックス駆動により信号検出を行
なうイメージセンサにおいて、前記スイッチング素子を
制御する制御電圧の信号検出線への干渉を除去するため
の構造に関する。
ジセンサに関し、特に各受光素子に接続されたスイッチ
ング素子を用いたマトリックス駆動により信号検出を行
なうイメージセンサにおいて、前記スイッチング素子を
制御する制御電圧の信号検出線への干渉を除去するため
の構造に関する。
（従来の技術）
従来、ファクシミリ等には、例えば原稿等の画像情報を
１対１に投影して電気信号に変換する密着型イメージセ
ンサか使用されている。そして、投影した画像を多数の
画素（受光素子）に分割し、各受光素子で発生した電荷
を薄膜トランジスタ（Ｔ Ｐ Ｔ）から成るスイッチン
グ素子を使って特定のブロック単位で配線容量に一時蓄
積して、駆動用ＩＣにより電気信号として数百ＫＨｚか
ら数ＭＨｚまでの速度で時系列的に順次読み出すＴＰＴ
駆動型イメージセンサか提案されている。このＴＰＴ駆
動型イメージセンサは、スイッチング素子によるマトリ
ックス動作を行なうことにより単一の駆動用ＩＣで読み
取りか可能となるので、イメージセンサを駆動する駆動
ＩＣの個数を少なくすることかできる。
１対１に投影して電気信号に変換する密着型イメージセ
ンサか使用されている。そして、投影した画像を多数の
画素（受光素子）に分割し、各受光素子で発生した電荷
を薄膜トランジスタ（Ｔ Ｐ Ｔ）から成るスイッチン
グ素子を使って特定のブロック単位で配線容量に一時蓄
積して、駆動用ＩＣにより電気信号として数百ＫＨｚか
ら数ＭＨｚまでの速度で時系列的に順次読み出すＴＰＴ
駆動型イメージセンサか提案されている。このＴＰＴ駆
動型イメージセンサは、スイッチング素子によるマトリ
ックス動作を行なうことにより単一の駆動用ＩＣで読み
取りか可能となるので、イメージセンサを駆動する駆動
ＩＣの個数を少なくすることかできる。
ＴＰＴ駆動型イメージセンサは、例えば、その等価回路
図を第９図に示すように、複数の受光素子Ｐ ｋ、ｎを
一列にライン状に配設し原稿幅と略同じ長さとした受光
素子アレイ１０１と、前記各受光素子Ｐ ｋ、ｎに１“
１に対応する複数個のスイッチング素子Ｔｋ、ｎから成
る電荷転送部１０２と、マトリックス状の多層配線１０
３とから構成されている。また、１ビツトの等価回路は
第１０に示すようになる。
図を第９図に示すように、複数の受光素子Ｐ ｋ、ｎを
一列にライン状に配設し原稿幅と略同じ長さとした受光
素子アレイ１０１と、前記各受光素子Ｐ ｋ、ｎに１“
１に対応する複数個のスイッチング素子Ｔｋ、ｎから成
る電荷転送部１０２と、マトリックス状の多層配線１０
３とから構成されている。また、１ビツトの等価回路は
第１０に示すようになる。
前記受光素子アレイ１０１は、Ｋ個のブロックの受光素
子群に分割され、一つの受光素子群を形成するｎ個の受
光素子Ｐ ｋ、ｎは、フォトダイオードＰＤと寄生容量
Ｃｐにより等測的に表すことができる。各受光素子Ｐｋ
、ｎは各スイッチング素子Ｔｋ。
子群に分割され、一つの受光素子群を形成するｎ個の受
光素子Ｐ ｋ、ｎは、フォトダイオードＰＤと寄生容量
Ｃｐにより等測的に表すことができる。各受光素子Ｐｋ
、ｎは各スイッチング素子Ｔｋ。
ｎのドレイン電極にそれぞれ接続されている。そして、
スイッチング素子Ｔｋ、ｎのソース電極は、マトリック
ス状に接続された多層配線１０３を介して受光素子群毎
に共通信号線１０４（ｎ本）にそれぞれ接続され、更に
共通信号線１０４は駆動用ＩＣ１０５に接続されている
。各スイッチング素子Ｔ ｋ、ｎのゲート電極には、ブ
ロック毎に導通するようにＴＰＴ制御回路１０６が接続
されている。各受光素子Ｐｋ、ｎて発生する光電荷は一
定時間受光素子Ｐ ｋ、ｎの寄生容量とスイッチング素
子Ｔｋ、口のドレイン・ゲート間のオーバーラツプ容量
ＣＧＤに蓄積された後、スイッチング素子Ｔｋ、ｎを電
荷転送用のスイッチとして用いてブロック毎に順次多層
配線１０３の配線容量ＣＬとスイッチング素子Ｔｋ、ｎ
のソース・ケート間のオーバーラツプ容量ＣＧＳとに再
配分される。すなわち、ＴＰＴ制御回路１０６から制御
線Ｇ１を経由して伝達されたゲートパルスφＧｌが、第
１のブロックのスイッチング素子ＴＩ、１−ＴＩ、ｎを
オンにし、第１のブロックの各受光素子Ｐ ｋ、ｎで発
生した電荷が各配線容量ＣＬに転送蓄積される。そして
、各配線容量ＣＬに蓄積された電荷により各共通信号線
１０４の電位が変化し、この電圧値を駆動用ＩＣ１０５
内のアナログスイッチＳＷｎを順次オンして時系列的に
出力線１０７に抽出する。そして、ゲートパルスφＧ２
〜φＧｋにより第２〜第にのブロックのスイッチング素
子Ｔ２，１〜Ｔ ２．ｎからＴｋ。
スイッチング素子Ｔｋ、ｎのソース電極は、マトリック
ス状に接続された多層配線１０３を介して受光素子群毎
に共通信号線１０４（ｎ本）にそれぞれ接続され、更に
共通信号線１０４は駆動用ＩＣ１０５に接続されている
。各スイッチング素子Ｔ ｋ、ｎのゲート電極には、ブ
ロック毎に導通するようにＴＰＴ制御回路１０６が接続
されている。各受光素子Ｐｋ、ｎて発生する光電荷は一
定時間受光素子Ｐ ｋ、ｎの寄生容量とスイッチング素
子Ｔｋ、口のドレイン・ゲート間のオーバーラツプ容量
ＣＧＤに蓄積された後、スイッチング素子Ｔｋ、ｎを電
荷転送用のスイッチとして用いてブロック毎に順次多層
配線１０３の配線容量ＣＬとスイッチング素子Ｔｋ、ｎ
のソース・ケート間のオーバーラツプ容量ＣＧＳとに再
配分される。すなわち、ＴＰＴ制御回路１０６から制御
線Ｇ１を経由して伝達されたゲートパルスφＧｌが、第
１のブロックのスイッチング素子ＴＩ、１−ＴＩ、ｎを
オンにし、第１のブロックの各受光素子Ｐ ｋ、ｎで発
生した電荷が各配線容量ＣＬに転送蓄積される。そして
、各配線容量ＣＬに蓄積された電荷により各共通信号線
１０４の電位が変化し、この電圧値を駆動用ＩＣ１０５
内のアナログスイッチＳＷｎを順次オンして時系列的に
出力線１０７に抽出する。そして、ゲートパルスφＧ２
〜φＧｋにより第２〜第にのブロックのスイッチング素
子Ｔ２，１〜Ｔ ２．ｎからＴｋ。
１〜Ｔ ｋ、ｎまでかそれぞれオンすることによりブロ
ック毎に受光素子側の電荷か転送される。すなわち、ス
イッチング素子Ｔ ｋ、ｎは制御線Ｇ１〜Ｇｋによりオ
ン・オフ制御されるが、各ブロック毎にｎ個のスイッチ
ング素子が同時に制御されることにより、ｎ個の受光素
子を並列に駆動用１ｃＩＯ５に導くことができる。そし
て、転送された電荷による共通信号線１０４の電位をブ
ロック毎に順次読み出すことにより原稿の主走査方向の
１ラインの画像信号を得、ローラ等の原稿送り手段（図
示せず）により原稿を移動させて前記動作を繰り返し、
原稿全体の画像信号を得るものである（特開昭６３−９
３５８号公報参照）。尚、スイッチＲ５は、各配線容量
ＣＬの残留電荷を除去してリセ・ソトを行なうｔ二めの
ちのである。
ック毎に受光素子側の電荷か転送される。すなわち、ス
イッチング素子Ｔ ｋ、ｎは制御線Ｇ１〜Ｇｋによりオ
ン・オフ制御されるが、各ブロック毎にｎ個のスイッチ
ング素子が同時に制御されることにより、ｎ個の受光素
子を並列に駆動用１ｃＩＯ５に導くことができる。そし
て、転送された電荷による共通信号線１０４の電位をブ
ロック毎に順次読み出すことにより原稿の主走査方向の
１ラインの画像信号を得、ローラ等の原稿送り手段（図
示せず）により原稿を移動させて前記動作を繰り返し、
原稿全体の画像信号を得るものである（特開昭６３−９
３５８号公報参照）。尚、スイッチＲ５は、各配線容量
ＣＬの残留電荷を除去してリセ・ソトを行なうｔ二めの
ちのである。
（発明か解決しようとする課題）
上述したイメージセンサにおいて、スイッチング素子の
オン・オフ制御は、ＴＰＴ制御回路１０６から各制御線
Ｇｋに印加する電圧ＶＧを高低の２段階に切り替えて行
なう。第１０図はイメージセンサの１ビツト分の等価回
路を示すものであるが、前記電圧ＶＧの変化はスイッチ
ング素子Ｔと信号配線側との結合容量ＣＧＳにより配線
容量ＣＬに影響を与える。すなわち、電圧ＶＧのオン・
オフ時の電位差をΔＶＧとすると、配線容量ＣＬが受け
る電位変化は（ＣＧＳＸΔＶＧ ） ／ （ＣＬ 十Ｃ
ＧＳ）となり、配線容量ＣＬか十分大きい場合は無視で
きるが、配線容量ＣＬが小さくなると前記電位変化か大
きくなる。この電位変化は、信号配線に生じるオフセッ
ト電位を増大させることとなり、検出する駆動用ＩＣ１
０５及びその後の出力の処理についての負担が増大させ
るという問題点があった。
オン・オフ制御は、ＴＰＴ制御回路１０６から各制御線
Ｇｋに印加する電圧ＶＧを高低の２段階に切り替えて行
なう。第１０図はイメージセンサの１ビツト分の等価回
路を示すものであるが、前記電圧ＶＧの変化はスイッチ
ング素子Ｔと信号配線側との結合容量ＣＧＳにより配線
容量ＣＬに影響を与える。すなわち、電圧ＶＧのオン・
オフ時の電位差をΔＶＧとすると、配線容量ＣＬが受け
る電位変化は（ＣＧＳＸΔＶＧ ） ／ （ＣＬ 十Ｃ
ＧＳ）となり、配線容量ＣＬか十分大きい場合は無視で
きるが、配線容量ＣＬが小さくなると前記電位変化か大
きくなる。この電位変化は、信号配線に生じるオフセッ
ト電位を増大させることとなり、検出する駆動用ＩＣ１
０５及びその後の出力の処理についての負担が増大させ
るという問題点があった。
本発明は上記実情に鑑みてなされたもので、スイッチン
グ素子を制御する制御電圧の変化か信号配線に与えるカ
ップリンクを消滅させることかできるイメージセンサを
提供することを目的とする。
グ素子を制御する制御電圧の変化か信号配線に与えるカ
ップリンクを消滅させることかできるイメージセンサを
提供することを目的とする。
（課題を解決するための手段）
上記従来例の問題点を解決するため本発明のイメージセ
ンサは、ｎ個の受光素子を１ブロックとして複数ブロッ
クをライン状に配列して成る受光素子アレイと、前記各
受光素子に直列に接続されたスイッチング素子と、該各
スイソチンク素子をブロック毎にオンさせるためのブロ
ック数に対応する制御配線と、ｎ本の共通信号線か接続
された信号検出用駆動ＩＣと、前記各スイッチング素子
と各共通信号線とをマトリックス状に接続する多層配線
とを具備し、各受光素子で発生した電荷をブロック毎に
各共通信号線に転送して信号検出を行なうイメージセン
サにおいて、次の構成を特徴としている。
ンサは、ｎ個の受光素子を１ブロックとして複数ブロッ
クをライン状に配列して成る受光素子アレイと、前記各
受光素子に直列に接続されたスイッチング素子と、該各
スイソチンク素子をブロック毎にオンさせるためのブロ
ック数に対応する制御配線と、ｎ本の共通信号線か接続
された信号検出用駆動ＩＣと、前記各スイッチング素子
と各共通信号線とをマトリックス状に接続する多層配線
とを具備し、各受光素子で発生した電荷をブロック毎に
各共通信号線に転送して信号検出を行なうイメージセン
サにおいて、次の構成を特徴としている。
請求項１のイメージセンサは、前記スイッチング素子は
ゲート電極、ソース電極、ドレイン電極を有し、ゲート
電極を制御配線に、トレイン電極を受光素子側に、ソー
ス電極を共通信号線側にそれぞれ接続するとともに、ケ
ート電極とソース電極間に生じるオーバーラツプ容量に
対して並列に接続される容量を設け、該容量に前記制御
配線に印加される電圧に対して逆位相となる電圧を印加
して構成される。
ゲート電極、ソース電極、ドレイン電極を有し、ゲート
電極を制御配線に、トレイン電極を受光素子側に、ソー
ス電極を共通信号線側にそれぞれ接続するとともに、ケ
ート電極とソース電極間に生じるオーバーラツプ容量に
対して並列に接続される容量を設け、該容量に前記制御
配線に印加される電圧に対して逆位相となる電圧を印加
して構成される。
また、請求項２のイメージセンサは、前記各共通信号線
に対して絶縁層を介して交差する容量形成用配線を設け
、該容量形成用配線の端部に前記制御配線に印加される
電圧に対して逆位相となる電圧を印加して構成される。
に対して絶縁層を介して交差する容量形成用配線を設け
、該容量形成用配線の端部に前記制御配線に印加される
電圧に対して逆位相となる電圧を印加して構成される。
すなわち、上記イメージセンサの１ビツトの等価回路は
第５図のようになり、ゲート電極Ｇとソース電極Ｓ間に
生じるオーバーラツプ容量ＣＧＳに対して並列に接続さ
れる容量ＣＲを設けている。
第５図のようになり、ゲート電極Ｇとソース電極Ｓ間に
生じるオーバーラツプ容量ＣＧＳに対して並列に接続さ
れる容量ＣＲを設けている。
この容量ＣＲは、例えば請求項２のように、容量形成用
配線を形成することにより、多層配線及び共通信号線が
有する配線容量ＣＬに対する結合容量として形成される
。この容ＩＣＲには、スイッチング素子Ｔの制御線（ゲ
ート信号線Ｇｋ）に印加される電圧■Ｇに対して逆位相
となる電圧ＶＲＧが印加される。
配線を形成することにより、多層配線及び共通信号線が
有する配線容量ＣＬに対する結合容量として形成される
。この容ＩＣＲには、スイッチング素子Ｔの制御線（ゲ
ート信号線Ｇｋ）に印加される電圧■Ｇに対して逆位相
となる電圧ＶＲＧが印加される。
また、電圧ＶＧのオン・オフ電位差をΔＶＧ。
電圧ＶＲＧのオン・オフ電位差をΔＶＲＧとした場合、
前記結合容量ＣＲは次式を満たすように設定されている
。
前記結合容量ＣＲは次式を満たすように設定されている
。
ＣＧＳＩΔＶＧ ｌ ／ （ＣＬ ＋ＣＧＳ）＝ＣＨ
ｌ ΔＶＩ’ｌＧｌ ／ （ＣＬ ＋ＣＲ） 式（］
）本発明によれば、スイッチング素子のゲー１［極とソ
ース電極間に生しるオーバーラツプ容量ｃＧＳに対して
並列に接続される容量ｃＲを設け、制御線に印加される
電圧ＶＧに対して逆位相となる電圧ＶＲＧを前記容量Ｃ
Ｒに印加するようにしたので、多層配線及び共通信号線
に生じる制御線からのカップリング電圧を除去すること
ができる。
ｌ ΔＶＩ’ｌＧｌ ／ （ＣＬ ＋ＣＲ） 式（］
）本発明によれば、スイッチング素子のゲー１［極とソ
ース電極間に生しるオーバーラツプ容量ｃＧＳに対して
並列に接続される容量ｃＲを設け、制御線に印加される
電圧ＶＧに対して逆位相となる電圧ＶＲＧを前記容量Ｃ
Ｒに印加するようにしたので、多層配線及び共通信号線
に生じる制御線からのカップリング電圧を除去すること
ができる。
すなわち、配線容量ＣＬか受ける電位変化（ＣＧＳｘΔ
ＶＧ ） ／ （ＣＬ ＋ＣＧＳ）は、例えば容量形成
用配線によって形成される容ＪＩＣＲ及び式（１）を満
足する電圧ＶＲＧを印加することにより互いに相殺させ
、スイッチング素子を制御する制御電圧ＶＧによる多層
配線及び共通信号線に生しる電位変化を除去する二とか
できる。
ＶＧ ） ／ （ＣＬ ＋ＣＧＳ）は、例えば容量形成
用配線によって形成される容ＪＩＣＲ及び式（１）を満
足する電圧ＶＲＧを印加することにより互いに相殺させ
、スイッチング素子を制御する制御電圧ＶＧによる多層
配線及び共通信号線に生しる電位変化を除去する二とか
できる。
（実施例）
本発明の一実施例について図面を参照しなから説明する
。
。
本実施例に係るイメージセンサは、第１図の等価回路に
示すように、６４個の受光素子Ｐを１ブロックとし、こ
のブロックを４０個有して成る受光素子アレイ（受光素
子Ｐｉ、１−Ｐ２Ｏ，６４）と、各受光素子Ｐ ｋ、ｎ
（ｋ”１〜４０．ｎ−１〜６４）にそれぞれ接続され
、電荷転送部として機能するスイッチング素子Ｔｋ、ｎ
（ｋ−１−４０，ｎ−１−６４）と、共通信号線Ｉｎ
（ｎ−１〜６４）と、該共通信号線１と前記スイッチン
グ素子Ｔ ｋ、ｎとをマトリックス状に接続する多層配
線２と、各共通信号線１の電位を出力線３ （ＣＯＭ）
に時系列的に抽出するよう駆動する駆動ＩＣ４と、各共
通信号線１に絶縁層（図示せず）を介して交差する複数
（ｍ本）の容量形成用配線５とから構成されている。
示すように、６４個の受光素子Ｐを１ブロックとし、こ
のブロックを４０個有して成る受光素子アレイ（受光素
子Ｐｉ、１−Ｐ２Ｏ，６４）と、各受光素子Ｐ ｋ、ｎ
（ｋ”１〜４０．ｎ−１〜６４）にそれぞれ接続され
、電荷転送部として機能するスイッチング素子Ｔｋ、ｎ
（ｋ−１−４０，ｎ−１−６４）と、共通信号線Ｉｎ
（ｎ−１〜６４）と、該共通信号線１と前記スイッチン
グ素子Ｔ ｋ、ｎとをマトリックス状に接続する多層配
線２と、各共通信号線１の電位を出力線３ （ＣＯＭ）
に時系列的に抽出するよう駆動する駆動ＩＣ４と、各共
通信号線１に絶縁層（図示せず）を介して交差する複数
（ｍ本）の容量形成用配線５とから構成されている。
各受光素子Ｐは、光導電部材（例えばアモルファスシリ
コン）を金属電極（クロム等）と透明電極（ＩＴＯ等）
とて挾んだ薄膜サンドインチ構造で構成されている。
コン）を金属電極（クロム等）と透明電極（ＩＴＯ等）
とて挾んだ薄膜サンドインチ構造で構成されている。
各スイッチング素子Ｔは、前記受光素子Ｐと同様に薄膜
積層構造で形成され、ゲート電極Ｇ、ソース電極Ｓ、ド
レイン電極りを有し、ドレイン電極りは受光素子Ｐ側に
、ソース電極Ｓは共通信号線側にそれぞれ接続されてい
る。また、スイッチング素子Ｔｋ、ｎのゲート電極Ｇは
ブロック毎にそれぞれ制御線Ｇｋ（ｋ−１〜４０）に接
続され、制御回路７からの電圧ＶＧの印加によりブロッ
ク毎にオン・オフ制御して６４個の受光素子Ｐに発生す
る電荷を順次並列に多層配線２及び共通信号線１が有す
る各配線容量ＣＬに転送するようになっている。
積層構造で形成され、ゲート電極Ｇ、ソース電極Ｓ、ド
レイン電極りを有し、ドレイン電極りは受光素子Ｐ側に
、ソース電極Ｓは共通信号線側にそれぞれ接続されてい
る。また、スイッチング素子Ｔｋ、ｎのゲート電極Ｇは
ブロック毎にそれぞれ制御線Ｇｋ（ｋ−１〜４０）に接
続され、制御回路７からの電圧ＶＧの印加によりブロッ
ク毎にオン・オフ制御して６４個の受光素子Ｐに発生す
る電荷を順次並列に多層配線２及び共通信号線１が有す
る各配線容量ＣＬに転送するようになっている。
各容量形成用配線５は共通信号線１０群上に絶縁層を介
して上層に形成されている。また、各容量形成用配線５
は互いに平行になるように配置されるとともに、前記各
共通信号線１ｎと直角に交差している。従って各容量形
成用配線５は、−本の共通信号線（例えば共通信号線１
．）に対してそれぞれ結合容量ＣＲＯを生しさせている
。よって、ｍ本の容量形成用配線５における総結合容量
はｍＣＲＯとなる。
して上層に形成されている。また、各容量形成用配線５
は互いに平行になるように配置されるとともに、前記各
共通信号線１ｎと直角に交差している。従って各容量形
成用配線５は、−本の共通信号線（例えば共通信号線１
．）に対してそれぞれ結合容量ＣＲＯを生しさせている
。よって、ｍ本の容量形成用配線５における総結合容量
はｍＣＲＯとなる。
各容量形成用配線５は、その一端側のみが電圧供給線６
に接続するように構成し、該電圧供給線６には前記制御
線Ｇｋに印加される電圧に対して逆位相となる電圧を印
加し、各スイッチング素子Ｔを制御する制御電圧により
配線容量ＣＬが受ける電位変化を相殺するようにしてい
る。
に接続するように構成し、該電圧供給線６には前記制御
線Ｇｋに印加される電圧に対して逆位相となる電圧を印
加し、各スイッチング素子Ｔを制御する制御電圧により
配線容量ＣＬが受ける電位変化を相殺するようにしてい
る。
すなわち、各スイッチング素子Ｔを制御する制御電圧Ｖ
Ｇのオン・オフ時の電位差をΔ■Ｇ、各容量形成用配線
５に印加される逆位相電圧ＶＲＧのオン・オフ電位差を
ΔＶＲＧとすると、前記配線容量ＣＬが受ける電位変化
によるカップリングを除去するためには次式を満足すれ
ばよい。
Ｇのオン・オフ時の電位差をΔ■Ｇ、各容量形成用配線
５に印加される逆位相電圧ＶＲＧのオン・オフ電位差を
ΔＶＲＧとすると、前記配線容量ＣＬが受ける電位変化
によるカップリングを除去するためには次式を満足すれ
ばよい。
ＣＧＳＩ ΔＶＧ ｌ ／ （ＣＬ ＋ＣＧＳ）−ｍ
ＣＲＯｌΔＶＲＧＩ ／ （ＣＬ ＋ｍＣＲＯ）式（２
） 従って、ΔＶＲＧを可変とする二とか可能な場合には、
上式を満足しオン・オフ電位差がΔＶＲＧとなるような
逆位相電圧ＶＲＧを電圧供給線６に印加すればよい。
ＣＲＯｌΔＶＲＧＩ ／ （ＣＬ ＋ｍＣＲＯ）式（２
） 従って、ΔＶＲＧを可変とする二とか可能な場合には、
上式を満足しオン・オフ電位差がΔＶＲＧとなるような
逆位相電圧ＶＲＧを電圧供給線６に印加すればよい。
また、制御電圧ＶＧと絶対値が等しい逆位相電圧ＶＲＧ
を電圧供給線６に印加する場合には、スイッチング素子
Ｔと信号配線側の結合容ｊｉ ＣＧＳと総結合容量ｍｃ
ＲｏとかＣＧＳ＝ｍＣＲＯとなるように、容量ＣＲＯと
容量形成用配線５の数ｍとを決定すればよい。この場合
、イメージセンサの作製プロセス中で前記結合容量ＣＧ
Ｓがばらつくことを考慮すると、予め複数本（ｍ本）の
容量形成用配線５を形成し、結合容量ＣＧＳの値に応じ
て前記容量形成用配線５の内の数本を容量形成用配線５
として使用するような構成をとればよい。
を電圧供給線６に印加する場合には、スイッチング素子
Ｔと信号配線側の結合容ｊｉ ＣＧＳと総結合容量ｍｃ
ＲｏとかＣＧＳ＝ｍＣＲＯとなるように、容量ＣＲＯと
容量形成用配線５の数ｍとを決定すればよい。この場合
、イメージセンサの作製プロセス中で前記結合容量ＣＧ
Ｓがばらつくことを考慮すると、予め複数本（ｍ本）の
容量形成用配線５を形成し、結合容量ＣＧＳの値に応じ
て前記容量形成用配線５の内の数本を容量形成用配線５
として使用するような構成をとればよい。
制御電圧ＶＣと絶対値が等しい逆位相電圧ＶＲＧを電圧
供給線６に印加する場合の容量形成用配線５の具体的な
構成について、第２図及び第３図を参照して説明する。
供給線６に印加する場合の容量形成用配線５の具体的な
構成について、第２図及び第３図を参照して説明する。
ガラス基板１０上に形成された共通信号線１ｎ群上に、
シリコン窒化（ＳｉＮＸ）膜等の絶縁層２０を介して、
クロム（Ｃｒ）等の金属から成る（ｍ＋２）本の容量形
成用配線５が形成されている。各容量形成用配線５は、
−本の共通信号線１ｎに対してそれぞれ結合容量ＣＲＯ
を生しさせている。各容量形成用配線５はその一端で電
圧供給線６に接続されている。この電圧供給線６は、ク
ロム（Ｃｒ）等の金属をパターニングして前記各容量形
成用配線５と同時に形成される。電圧供給線端部６ａは
逆位相電圧パルス発生器（図示せず）に接続されている
。そして、容量形成用配線５に挟まれた電圧供給線６部
分（第２図の×印箇所）のいずれか一箇所に切断部分を
設けている。これは、結合容量ＣＧＳのばらつきに応じ
て総結合容量ｍｃＲｏを決める場合、ｍの値を最適な数
に調整できるようにするためである。
シリコン窒化（ＳｉＮＸ）膜等の絶縁層２０を介して、
クロム（Ｃｒ）等の金属から成る（ｍ＋２）本の容量形
成用配線５が形成されている。各容量形成用配線５は、
−本の共通信号線１ｎに対してそれぞれ結合容量ＣＲＯ
を生しさせている。各容量形成用配線５はその一端で電
圧供給線６に接続されている。この電圧供給線６は、ク
ロム（Ｃｒ）等の金属をパターニングして前記各容量形
成用配線５と同時に形成される。電圧供給線端部６ａは
逆位相電圧パルス発生器（図示せず）に接続されている
。そして、容量形成用配線５に挟まれた電圧供給線６部
分（第２図の×印箇所）のいずれか一箇所に切断部分を
設けている。これは、結合容量ＣＧＳのばらつきに応じ
て総結合容量ｍｃＲｏを決める場合、ｍの値を最適な数
に調整できるようにするためである。
例えば、結合容量ＣＲＯがスイッチング素子Ｔと信号配
線側の結合容ｊｌｃＧｓの１／２０程度である場合、ｍ
−２０±２に制御することで、±５％以内の精度でカッ
プリングを除去することができる。
線側の結合容ｊｌｃＧｓの１／２０程度である場合、ｍ
−２０±２に制御することで、±５％以内の精度でカッ
プリングを除去することができる。
また、電圧供給線６の他端は、切断部分に対して反型圧
供給側（下側）の容量形成用配線５か浮遊状態とならな
いように、接地若しくは固定電位にしている。
供給側（下側）の容量形成用配線５か浮遊状態とならな
いように、接地若しくは固定電位にしている。
次に上記したイメージセンサの作製プロセスについて説
明する。
明する。
ガラス基板１０上に薄膜プロセスにより受光素子Ｐ及び
薄膜トランジスタ（ＴＰＴ）によるスイッチング素子Ｔ
及び多層配線２及び共通配線１ｎ（ｎ−１〜６４）を形
成する。
薄膜トランジスタ（ＴＰＴ）によるスイッチング素子Ｔ
及び多層配線２及び共通配線１ｎ（ｎ−１〜６４）を形
成する。
共通配線ｌｎ上にシリコン窒化（ＳｉＮｘ）膜などを着
膜して絶縁層２０を形成し、更にクロム（Ｃｒ）等の金
属を着膜する。
膜して絶縁層２０を形成し、更にクロム（Ｃｒ）等の金
属を着膜する。
前記金属をバターニングにして各容量形成用配線５及び
電圧供給配線６を形成する。
電圧供給配線６を形成する。
ガラスエポキシ基板３０上に実装された駆動ＩＣ４（第
６図）を、前記ガラス基板１０近くに配装置し、共通配
線１ｎの端部と駆動ＩＣ４の各ビットとをボンディング
ワイヤ８てそれぞれ接続する。
６図）を、前記ガラス基板１０近くに配装置し、共通配
線１ｎの端部と駆動ＩＣ４の各ビットとをボンディング
ワイヤ８てそれぞれ接続する。
６４Ｘ４０個の受光素子Ｐから成る受光素子アレイに光
を照射させてイメージセンサを駆動し、スイッチング素
子Ｔと信号配線側との間に生じる結合容！ ＣＧＳ及び
前記スイッチング素子Ｔを制御する制御電圧■Ｇの印加
とによる配線容量ＣＬが受ける電位変化（カップリング
）を測定する。
を照射させてイメージセンサを駆動し、スイッチング素
子Ｔと信号配線側との間に生じる結合容！ ＣＧＳ及び
前記スイッチング素子Ｔを制御する制御電圧■Ｇの印加
とによる配線容量ＣＬが受ける電位変化（カップリング
）を測定する。
前記測定により前記電位変化（カップリング）が最小に
なるように式（２）よりｍの値を決め、ＹＡＧレーザを
用いて電圧供給配線６の所望箇所（第２図の×印箇所の
どれか）を切断する。そして、切断側の電圧供給配線端
部６ｂを接地若しくは固定電位にする。
なるように式（２）よりｍの値を決め、ＹＡＧレーザを
用いて電圧供給配線６の所望箇所（第２図の×印箇所の
どれか）を切断する。そして、切断側の電圧供給配線端
部６ｂを接地若しくは固定電位にする。
上記実施例によれば、予め複数本の容量形成用配線５を
形成し、スイッチング素子Ｔと信号配線側との間に生じ
る結合容量ＣＧＳに応じて容量形成用配線５の本数を増
減でき、容量形成用配線５による総結合容量を制御でき
るので、精度よくカップリングを除去することができる
。
形成し、スイッチング素子Ｔと信号配線側との間に生じ
る結合容量ＣＧＳに応じて容量形成用配線５の本数を増
減でき、容量形成用配線５による総結合容量を制御でき
るので、精度よくカップリングを除去することができる
。
不要となった容量形成用配線５は電圧供給配線端部６ｂ
を介して接地若しくは固定電位にしているので、浮遊状
態となるのを防ぎ、共通信号線１ｎへの影響を防止して
いる。
を介して接地若しくは固定電位にしているので、浮遊状
態となるのを防ぎ、共通信号線１ｎへの影響を防止して
いる。
上記実施例では、各容量形成用配線５により生じる結合
容量ＣＲＯを略等しい値（薄膜プロセスで形成するので
個々の結合容量ＣＲＯは若干界なる）としたが、第４図
に示すように、１本の容量形成用配線５．で大きな結合
容量ＣＲＯを確保し、他の数本を制御用容量形成用配線
５ａとして形成してもよい。大きな結合容量ＣＲＯを確
保するためには、配線面積を大きくすること、絶縁層２
ｏの厚さを薄くすることなとが考えられる。
容量ＣＲＯを略等しい値（薄膜プロセスで形成するので
個々の結合容量ＣＲＯは若干界なる）としたが、第４図
に示すように、１本の容量形成用配線５．で大きな結合
容量ＣＲＯを確保し、他の数本を制御用容量形成用配線
５ａとして形成してもよい。大きな結合容量ＣＲＯを確
保するためには、配線面積を大きくすること、絶縁層２
ｏの厚さを薄くすることなとが考えられる。
上記実施例では、容量形成用配線５を受光素子Ｐ及びス
イッチング素子Ｔが形成されるガラス基板１０と同一の
基板に形成したが、第７図に示すように、駆動ＩＣ４か
実装される基板３１側に設けてもよい。この場合、基板
３１にガラスを用いて容量形成用配線５を前記実施例同
様、薄膜構造で形成すればよい。図中、第６図と同一構
成をとる部分については同一符号を付している。
イッチング素子Ｔが形成されるガラス基板１０と同一の
基板に形成したが、第７図に示すように、駆動ＩＣ４か
実装される基板３１側に設けてもよい。この場合、基板
３１にガラスを用いて容量形成用配線５を前記実施例同
様、薄膜構造で形成すればよい。図中、第６図と同一構
成をとる部分については同一符号を付している。
また、容量形成用配線５を薄膜構造で形成するのではな
く、第８図に示すように、各スイッチンり素子のケート
電極とソース電極間に生じるオバーラップ容量に対して
並列となる容量５′を駆動ＩＣ４内部に作り込むように
してもよい。図中、第６図と同一構成をとる部分につい
ては同一符号を付している。
く、第８図に示すように、各スイッチンり素子のケート
電極とソース電極間に生じるオバーラップ容量に対して
並列となる容量５′を駆動ＩＣ４内部に作り込むように
してもよい。図中、第６図と同一構成をとる部分につい
ては同一符号を付している。
（発明の効果）
本発明によれば、スイッチング素子のケート電極とソー
ス電極間に生しるオーバーラツプ容量ＣＧＳに対して並
列に接続される容量ＣＲを設け、制御配線に印加される
電圧ＶＧに対して逆位相となる電圧ＶＲＧを前記容量Ｃ
Ｒに印加するようにしたので、多層配線及び共通信号線
に生じる制御線からのカップリンク電圧を除去すること
ができる。
ス電極間に生しるオーバーラツプ容量ＣＧＳに対して並
列に接続される容量ＣＲを設け、制御配線に印加される
電圧ＶＧに対して逆位相となる電圧ＶＲＧを前記容量Ｃ
Ｒに印加するようにしたので、多層配線及び共通信号線
に生じる制御線からのカップリンク電圧を除去すること
ができる。
従って、正確な画像信号を信号線より読み取ることがで
き、イメージセンサのＳ／Ｎ比を向上させることかでき
る。
き、イメージセンサのＳ／Ｎ比を向上させることかでき
る。
第１図は本発明の一実施例に係るイメージセンサの等価
回路説明図、第２図は容量形成用配線を示す平面説明図
、第３図は第２図のｍ−ｍ’線断面説明図、第４図は容
量形成用配線の他の実施例を示す断面説明図、第５図は
実施例のイメージセンサの１ビツトの等価回路図、第６
図は実施例のイメージセンサの全体を示す平面説明図、
第７図及び第８図は他の実施例のイメージセンサ全体を
示す平面説明図である。 １・・・・・・共通信号線 ２・・・・・・多層配線 ４・・・・・・駆動ＩＣ ５・・・・・・容量形成用配線 ６・・・・・・電圧供給線 １０・・・・・・ガラス基板 ２０・・・・・・絶縁層 Ｐ・・・・・・受光素子 Ｔ・・・・・・スイッチング素子 Ｇ・・・・・・ゲート電極 Ｄ・・・・・・ドレイン電極 Ｓ・・・・・・ソース電極 ＣＧＳ・・・オーバーラツプ容量 ＣＬ・・・配線容量 Ｒ ・・・容量 出 願 人 富士ゼロックス株式会社
回路説明図、第２図は容量形成用配線を示す平面説明図
、第３図は第２図のｍ−ｍ’線断面説明図、第４図は容
量形成用配線の他の実施例を示す断面説明図、第５図は
実施例のイメージセンサの１ビツトの等価回路図、第６
図は実施例のイメージセンサの全体を示す平面説明図、
第７図及び第８図は他の実施例のイメージセンサ全体を
示す平面説明図である。 １・・・・・・共通信号線 ２・・・・・・多層配線 ４・・・・・・駆動ＩＣ ５・・・・・・容量形成用配線 ６・・・・・・電圧供給線 １０・・・・・・ガラス基板 ２０・・・・・・絶縁層 Ｐ・・・・・・受光素子 Ｔ・・・・・・スイッチング素子 Ｇ・・・・・・ゲート電極 Ｄ・・・・・・ドレイン電極 Ｓ・・・・・・ソース電極 ＣＧＳ・・・オーバーラツプ容量 ＣＬ・・・配線容量 Ｒ ・・・容量 出 願 人 富士ゼロックス株式会社
Claims (2)
- （１）ｎ個の受光素子を１ブロックとして複数ブロック
をライン状に配列して成る受光素子アレイと、前記各受
光素子に直列に接続されたスイッチング素子と、該各ス
イッチング素子をブロック毎にオンさせるためのブロッ
ク数に対応する制御配線と、ｎ本の共通信号線が接続さ
れた信号検出用駆動ＩＣと、前記各スイッチング素子と
各共通信号線とをマトリックス状に接続する多層配線と
を具備し、各受光素子で発生した電荷をブロック毎に各
共通信号線に転送して信号検出を行なうイメージセンサ
において、 前記スイッチング素子はゲート電極、ソース電極、ドレ
イン電極を有し、ゲート電極を制御配線に、ドレイン電
極を受光素子側に、ソース電極を共通信号線側にそれぞ
れ接続するとともに、ゲート電極とソース電極間に生じ
るオーバーラップ容量に対して並列に接続される容量を
設け、該容量に前記制御配線に印加される電圧に対して
逆位相となる電圧を印加することを特徴とするイメージ
センサ。 - （２）ｎ個の受光素子を１ブロックとして複数ブロック
をライン状に配列して成る受光素子アレイと、前記各受
光素子に直列に接続されたスイッチング素子と、該各ス
イッチング素子をブロック毎にオンさせるためのブロッ
ク数に対応する制御配線と、ｎ本の共通信号線が接続さ
れた信号検出用駆動ＩＣと、前記各スイッチング素子と
各共通信号線とをマトリックス状に接続する多層配線と
を具備し、各受光素子で発生した電荷をブロック毎に各
共通信号線に転送して信号検出を行なうイメージセンサ
において、 前記各共通信号線に対して絶縁層を介して交差する容量
形成用配線を設け、該容量形成用配線の端部に前記制御
配線に印加される電圧に対して逆位相となる電圧を印加
することを特徴とするイメージセンサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277813A JPH04154166A (ja) | 1990-10-18 | 1990-10-18 | イメージセンサ |
| US07/751,056 US5264938A (en) | 1990-10-18 | 1991-08-28 | Image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277813A JPH04154166A (ja) | 1990-10-18 | 1990-10-18 | イメージセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04154166A true JPH04154166A (ja) | 1992-05-27 |
Family
ID=17588626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2277813A Pending JPH04154166A (ja) | 1990-10-18 | 1990-10-18 | イメージセンサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5264938A (ja) |
| JP (1) | JPH04154166A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960007914B1 (ko) * | 1992-12-26 | 1996-06-15 | 엘지전자 주식회사 | 밀착 영상 센서 |
| JP4123791B2 (ja) * | 2001-03-05 | 2008-07-23 | 富士ゼロックス株式会社 | 発光素子駆動装置および発光素子駆動システム |
| CN100428592C (zh) * | 2001-03-05 | 2008-10-22 | 富士施乐株式会社 | 发光元件驱动装置和发光元件驱动*** |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267864A (ja) * | 1985-09-20 | 1987-03-27 | Fuji Xerox Co Ltd | 原稿読み取り装置 |
| JPS645173A (en) * | 1987-06-26 | 1989-01-10 | Canon Kk | Photoelectric converting device |
| JPH01130564A (ja) * | 1987-11-17 | 1989-05-23 | Tech Res Assoc Conduct Inorg Compo | イメージセンサ |
| JPH02183662A (ja) * | 1989-01-10 | 1990-07-18 | Ricoh Co Ltd | 画像読み取り装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900003772B1 (ko) * | 1984-11-28 | 1990-05-31 | 가부시끼가이샤 도시바 | 이미지 센서(image sensor) |
| JPS6226970A (ja) * | 1985-07-26 | 1987-02-04 | Nec Corp | 電荷検出回路 |
| JPS63206069A (ja) * | 1987-02-23 | 1988-08-25 | Fuji Photo Film Co Ltd | イメ−ジ・センサ |
| JPH0748786B2 (ja) * | 1989-10-04 | 1995-05-24 | 富士ゼロックス株式会社 | イメージセンサ |
-
1990
- 1990-10-18 JP JP2277813A patent/JPH04154166A/ja active Pending
-
1991
- 1991-08-28 US US07/751,056 patent/US5264938A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267864A (ja) * | 1985-09-20 | 1987-03-27 | Fuji Xerox Co Ltd | 原稿読み取り装置 |
| JPS645173A (en) * | 1987-06-26 | 1989-01-10 | Canon Kk | Photoelectric converting device |
| JPH01130564A (ja) * | 1987-11-17 | 1989-05-23 | Tech Res Assoc Conduct Inorg Compo | イメージセンサ |
| JPH02183662A (ja) * | 1989-01-10 | 1990-07-18 | Ricoh Co Ltd | 画像読み取り装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5264938A (en) | 1993-11-23 |
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