JPH04141886A - マイクロコンピュータ - Google Patents
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- JPH04141886A JPH04141886A JP2264351A JP26435190A JPH04141886A JP H04141886 A JPH04141886 A JP H04141886A JP 2264351 A JP2264351 A JP 2264351A JP 26435190 A JP26435190 A JP 26435190A JP H04141886 A JPH04141886 A JP H04141886A
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- 230000006870 function Effects 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 6
- 240000007320 Pinus strobus Species 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に疑似ＳＲＡ
Ｍ等のリフレッシュパルス発生機能を有するマイクロコ
ンピュータに関する。
Ｍ等のリフレッシュパルス発生機能を有するマイクロコ
ンピュータに関する。
従来のこの種のマイクロコンピュータについて、図面を
参照して説明する。
参照して説明する。
第６図は、従来のマイクロフンピユータのリフレッシュ
パルス発生回路の一例を示すブロック図ゼある。
パルス発生回路の一例を示すブロック図ゼある。
第６図において、従来のマイクロコンピュータのリフレ
ッシュパルス発生回路２は、分周器２１と、選択回路２
２と、レジスタ２３と、リフレッシュ制御回路２４と、
バスコントロール回路２５と、アンドゲート２６と、イ
ンバータ２７とから構成されていた。
ッシュパルス発生回路２は、分周器２１と、選択回路２
２と、レジスタ２３と、リフレッシュ制御回路２４と、
バスコントロール回路２５と、アンドゲート２６と、イ
ンバータ２７とから構成されていた。
分周器２１は、クロックＣＫを入力し２，４゜８．１６
各分周する回路で、４つの信号を分周出力Ｄ１〜Ｄ４と
して選択回路２２に供給する。
各分周する回路で、４つの信号を分周出力Ｄ１〜Ｄ４と
して選択回路２２に供給する。
選択回路２２は、分周器出力Ｄ１〜Ｄ４のうち、レジス
タ２３のビットａ及びピッ）ｂの値に応じて１つを選択
する回路で、選択した信号をリフレッシュタイミング信
号ＴＦとして、リフレッシ−制御回路２４に供給する。
タ２３のビットａ及びピッ）ｂの値に応じて１つを選択
する回路で、選択した信号をリフレッシュタイミング信
号ＴＦとして、リフレッシ−制御回路２４に供給する。
レジスタ２３は、ビットａ、ビットｂ、ビットＣからな
るレジスタで、リフレッシュ周期選択信号ＳＦＩ、リフ
レッシュ周期選択信号ＳＦ２を選択回路２２に出力し、
リフレッシュ許可信号ＡＦをリフレッシュ制御回路２４
に供給する。
るレジスタで、リフレッシュ周期選択信号ＳＦＩ、リフ
レッシュ周期選択信号ＳＦ２を選択回路２２に出力し、
リフレッシュ許可信号ＡＦをリフレッシュ制御回路２４
に供給する。
バスコントロール回路２５は、クロックＣＫを入力し、
アドレスストローブ信号ＳＡ、 リード信号Ｒ，ライ
ト信号Ｗを出力する回路である。また、外部メモリアク
セス要求信号ＲＭを、アンドゲート２６に出力する。
アドレスストローブ信号ＳＡ、 リード信号Ｒ，ライ
ト信号Ｗを出力する回路である。また、外部メモリアク
セス要求信号ＲＭを、アンドゲート２６に出力する。
インバータ２７はリフレッシュ制御回路４からのリフレ
ッシュサイクル信号ＣＦを反転する。
ッシュサイクル信号ＣＦを反転する。
ＡＮＤ’７’−） ２６はバスコントロール回路５から
の外部メモリアクセス要求信号ＲＭとインバータ２７の
出力を入力信号とする２人カアンドゲートで、外部メモ
リアクセス信号ＡＭをリフレッシュ制御回路２４に出力
する。
の外部メモリアクセス要求信号ＲＭとインバータ２７の
出力を入力信号とする２人カアンドゲートで、外部メモ
リアクセス信号ＡＭをリフレッシュ制御回路２４に出力
する。
リフレッシュ制御回路２４は、クロックＣＫ 。
選択回路２からのリフレッシュタイミング信号ＴＦ、レ
ジスタ３からのリフレッシュ許可信号ＡＦを入力し、リ
フレッシュパルスＯＦを端子Ｔｏに出力する。
ジスタ３からのリフレッシュ許可信号ＡＦを入力し、リ
フレッシュパルスＯＦを端子Ｔｏに出力する。
次に、動作について説明する。
分周器２１はクロックＣＫを入力して分周を行い、２分
周、出力Ｄ１，４分周出力Ｄ２，８分周出力Ｄ３，１６
分周出力Ｄ４を選択回路２２に出力する。
周、出力Ｄ１，４分周出力Ｄ２，８分周出力Ｄ３，１６
分周出力Ｄ４を選択回路２２に出力する。
レジスタ２３のビットａ、ｂで、リフレッシュの周期を
設定し、選択回路２２で分周器出力Ｄ１〜Ｄ４のうちか
ら１つを選択し、リフレッシュ制御回路２４に出力する
。
設定し、選択回路２２で分周器出力Ｄ１〜Ｄ４のうちか
ら１つを選択し、リフレッシュ制御回路２４に出力する
。
バスコントロール回路２５は、外部メモリからプログラ
ムをフェッチする時に、外部フェッチ信号Ｆ、アドレス
ストローブ信号ＳＡ、 リード信号Ｒを発生し、外部
メモリからデータをリード／ライトする時に、外部メモ
リアクセス要求信号ＲＭ、アドレスストローブ信号ＳＡ
、 リード信号Ｒ，ライト信号Ｗを発生する。
ムをフェッチする時に、外部フェッチ信号Ｆ、アドレス
ストローブ信号ＳＡ、 リード信号Ｒを発生し、外部
メモリからデータをリード／ライトする時に、外部メモ
リアクセス要求信号ＲＭ、アドレスストローブ信号ＳＡ
、 リード信号Ｒ，ライト信号Ｗを発生する。
また、リフレッシュサイクル信号ＣＦがアクティブの時
に、外部メモリアクセス要求信号ＲＭがアクティブとな
った場合、アドレスストローブ信号ＳＡ、！］−Ｆ信号
Ｒ及びライト信号Ｗの出力に対しウェイトを掛けながら
、外部メモリアクセス要求信号ＲＭを出力し続ける。
に、外部メモリアクセス要求信号ＲＭがアクティブとな
った場合、アドレスストローブ信号ＳＡ、！］−Ｆ信号
Ｒ及びライト信号Ｗの出力に対しウェイトを掛けながら
、外部メモリアクセス要求信号ＲＭを出力し続ける。
リフレッシュ制御回路２４はリフレッシュ許可信号ＡＦ
がアクティブの時に、選択回路２２が出力したリフレッ
シュタイミング信号ＴＦがアクティブで、かつ外部メモ
リアクセス信号ＡＭがアクティブでない時、リフレッシ
ュパルスＯＦを端子Ｔｏに出力し、同時にリフレッシュ
サイクルであることを示すためリフレッシュサイクル信
号ＣＦを出力する。
がアクティブの時に、選択回路２２が出力したリフレッ
シュタイミング信号ＴＦがアクティブで、かつ外部メモ
リアクセス信号ＡＭがアクティブでない時、リフレッシ
ュパルスＯＦを端子Ｔｏに出力し、同時にリフレッシュ
サイクルであることを示すためリフレッシュサイクル信
号ＣＦを出力する。
また、外部メモリアクセス信号ＡＭがアクティブの時は
、リフレッシュパルスＯＦとリフレッシュサイクル信号
ＣＦの出力をウェイトし、信号カ切れた後リフレッシュ
パルスＯＦとリフレッシュサイクル信号ＣＦを出力する
。
、リフレッシュパルスＯＦとリフレッシュサイクル信号
ＣＦの出力をウェイトし、信号カ切れた後リフレッシュ
パルスＯＦとリフレッシュサイクル信号ＣＦを出力する
。
次に、外部メモリアクセス信号ＡＭとリフレッシュタイ
ミング信号ＴＦが、同時にアクティブになった場合、も
しくはリフレッシュタイミング信号ＴＦがアクティブに
なるのが早い場合について説明する。
ミング信号ＴＦが、同時にアクティブになった場合、も
しくはリフレッシュタイミング信号ＴＦがアクティブに
なるのが早い場合について説明する。
リフレッシュタイミング信号ＴＦがアクティブになると
同時に、リフレッシュサイクル信号ＣＦもアクティブと
なり、アンドゲート２６の片方の入力であるインバータ
２７の出力はインアクティブとなるため、アンドゲート
６の出力はインアクティブのままとなり、外部メモリア
クセス信号ＡＭはインアクティブとなる。したがって、
リフレッシュパルスＯＦの出力を優先し、リフレッシュ
サイクル信号ＣＦをバスコントロール回路２５へ出力す
る。
同時に、リフレッシュサイクル信号ＣＦもアクティブと
なり、アンドゲート２６の片方の入力であるインバータ
２７の出力はインアクティブとなるため、アンドゲート
６の出力はインアクティブのままとなり、外部メモリア
クセス信号ＡＭはインアクティブとなる。したがって、
リフレッシュパルスＯＦの出力を優先し、リフレッシュ
サイクル信号ＣＦをバスコントロール回路２５へ出力す
る。
外部へのメモリアクセスは、リフレッシュサイクル信号
ＣＦがアクティブであるためウェイトが掛かってしまう
ことになる。
ＣＦがアクティブであるためウェイトが掛かってしまう
ことになる。
第７図にリフレッシュ許可信号ＡＦがアクティレッシュ
許可信号ＡＦが一児アクチイブの時のタイミングチャー
トをそれぞれ示す。
許可信号ＡＦが一児アクチイブの時のタイミングチャー
トをそれぞれ示す。
従来のマイクロコンピュータにおいては、リフレッシュ
許可時は外部メモリアクセスとリフレッシュサイクルが
ぶつかる毎に、外部メモリアクセ倚 スがＩたされる構成となっている。
許可時は外部メモリアクセスとリフレッシュサイクルが
ぶつかる毎に、外部メモリアクセ倚 スがＩたされる構成となっている。
上述した従来のマイクロコンピュータは、リフレッシュ
許可時には、外部メモリアクセスとリフレッシュサイク
ルとが競合するごとにフェッチ及びデータアクセスが待
たされるような構成となっているため、リフレッシュ禁
止時と比較して、外部メモリに対するフェッチ及びアク
セス等の実行スピードが著しく遅くなってしまうという
欠点があった。たとえば、−船釣な疑似ＳＲＡＭのリフ
レッシュ回数の使用例は２５６回／４ｎｓであるが、メ
モリアクセスとの競合を考慮して、充分余裕をもって、
たとえば５１２回７４ｍ５に設定する。
許可時には、外部メモリアクセスとリフレッシュサイク
ルとが競合するごとにフェッチ及びデータアクセスが待
たされるような構成となっているため、リフレッシュ禁
止時と比較して、外部メモリに対するフェッチ及びアク
セス等の実行スピードが著しく遅くなってしまうという
欠点があった。たとえば、−船釣な疑似ＳＲＡＭのリフ
レッシュ回数の使用例は２５６回／４ｎｓであるが、メ
モリアクセスとの競合を考慮して、充分余裕をもって、
たとえば５１２回７４ｍ５に設定する。
ここで、リフレッシュパルス出力と外部メモリアクセス
が毎回競合し、各回５００ｍ５のウェイトがかけられた
とすると、５１２回では、２５６μｓとなり、４ｍｓに
対し、６．４％に相当する遅延が発生するという欠点が
あった。
が毎回競合し、各回５００ｍ５のウェイトがかけられた
とすると、５１２回では、２５６μｓとなり、４ｍｓに
対し、６．４％に相当する遅延が発生するという欠点が
あった。
本発明のマイクロコンピュータは、外部メモリのリフレ
ッシュ制御機能を有するマイクロコンピュータにおいて
、 前記リフレッシュ制御機能は、リフレッシュ不要のメモ
リアクセスであることを検出するリフレッシュ不要メモ
リアクセス検出手段と、前記リフレッシュ不要メモリア
クセス検出手段の出力により、前記外部メモリにリフレ
ッシュ制御パルスを出力するリフレッシュ制御パルス出
力手段とを有するものである。
ッシュ制御機能を有するマイクロコンピュータにおいて
、 前記リフレッシュ制御機能は、リフレッシュ不要のメモ
リアクセスであることを検出するリフレッシュ不要メモ
リアクセス検出手段と、前記リフレッシュ不要メモリア
クセス検出手段の出力により、前記外部メモリにリフレ
ッシュ制御パルスを出力するリフレッシュ制御パルス出
力手段とを有するものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、本発明のマイクロコンピュタのリフレ
ッシュパルス発生回路１は、リフレッシュエリア設定レ
ジスタ１１と、アドレス比較回路１２と、アンドゲート
１３と、リフレッシュ制御回路１４と、バスコントロー
ル回路１５と、リフレッシュ許可フラグ１６と、アドレ
スバス１７とから構成されている。
ッシュパルス発生回路１は、リフレッシュエリア設定レ
ジスタ１１と、アドレス比較回路１２と、アンドゲート
１３と、リフレッシュ制御回路１４と、バスコントロー
ル回路１５と、リフレッシュ許可フラグ１６と、アドレ
スバス１７とから構成されている。
リフレッシュエリア設定レジスタ１１は、リフレッシュ
を行うアドレスの上位８ビツトを設定するレジスタで、
アドレス比較回路１２にデータを出力する。
を行うアドレスの上位８ビツトを設定するレジスタで、
アドレス比較回路１２にデータを出力する。
アドレス比較回路１２は、クロックＣＫと、リフレッシ
ュエリア設定レジスタ１１で設定されたデータＤＡと、
アドレスバス１７の内容Ａを入力し、リフレッシュ不要
エリア信号ＮＦＡを出力する。
ュエリア設定レジスタ１１で設定されたデータＤＡと、
アドレスバス１７の内容Ａを入力し、リフレッシュ不要
エリア信号ＮＦＡを出力する。
バスコントロール回路１５は、クロックＣＫを入力しア
ドレスストローブ信号ＳＡ、 リード信号Ｒ，ライト
信号Ｗを出力する回路である。また、外部メモリアクセ
ス信号ＡＭを、アンドゲート１３に出力する。
ドレスストローブ信号ＳＡ、 リード信号Ｒ，ライト
信号Ｗを出力する回路である。また、外部メモリアクセ
ス信号ＡＭを、アンドゲート１３に出力する。
アンドゲート１３は、アドレス比較回路１２からのリフ
レッシュ不要エリア信号ＮＦＡとバスコントロール回路
１５からの外部メモリアクセス信号ＡＭを入力とする２
人カアンドゲートであり、リフレッシュ制御回路１４に
信号ＮＦＭを出力する。
レッシュ不要エリア信号ＮＦＡとバスコントロール回路
１５からの外部メモリアクセス信号ＡＭを入力とする２
人カアンドゲートであり、リフレッシュ制御回路１４に
信号ＮＦＭを出力する。
リフレッシュ許可フラグ１６は、リフレッシュパルス出
力の許可あるいは禁止を制御するフラグで、リフレッシ
ュ許可信号ＡＦをリフレッシュ制御回路１４に出力する
。
力の許可あるいは禁止を制御するフラグで、リフレッシ
ュ許可信号ＡＦをリフレッシュ制御回路１４に出力する
。
リフレッシュ制御回路１４は、クロックＣＫとアンドゲ
ート１３からの信号ＮＦＭとリフレッシュ許可フラグ１
６からのリフレッシュ許可信号ＡＦを入力し、リフレッ
シュパルスＯＦを端子Ｔｏに出力する。
ート１３からの信号ＮＦＭとリフレッシュ許可フラグ１
６からのリフレッシュ許可信号ＡＦを入力し、リフレッ
シュパルスＯＦを端子Ｔｏに出力する。
アドレスバス１７は、アドレスデータをアドレス比較回
路１２に出力する。
路１２に出力する。
次に、本実施例の動作について説明する。
バスコントロール回路１５は、外部メモリからプロダラ
ムをフェッチする時に、外部メモリアクセス信号ＡＭと
、アドレスストローブ信号ＳＡとリード信号Ｒを発生す
る。また、外部メモリからデータをリード／ライトする
時に、外部メモリアクセス信号Ａ Ｍと、アドレススト
ローブ（８号ＳＡと、リード信号Ｒとライト信号Ｗを発
生する。
ムをフェッチする時に、外部メモリアクセス信号ＡＭと
、アドレスストローブ信号ＳＡとリード信号Ｒを発生す
る。また、外部メモリからデータをリード／ライトする
時に、外部メモリアクセス信号Ａ Ｍと、アドレススト
ローブ（８号ＳＡと、リード信号Ｒとライト信号Ｗを発
生する。
アドレス比較回路１２は、リフレッシュエリア設定レジ
スタ１１で設定した値ＤＡと、アドレスバス１７のデー
タＡとを比較し、同一でなければリフレッシュの必要が
ないエリアのメモリのアクセスであると判断してリフレ
ッシュ不要エリア信号ＮＦＡをアンドゲート■３に出力
する。
スタ１１で設定した値ＤＡと、アドレスバス１７のデー
タＡとを比較し、同一でなければリフレッシュの必要が
ないエリアのメモリのアクセスであると判断してリフレ
ッシュ不要エリア信号ＮＦＡをアンドゲート■３に出力
する。
アンドゲート１３は、外部フェッチ、外部データアクセ
スのいずれかが発生した時、すなわち外部メモリへのメ
モリアクセスが発生し外部メモリアクセス信号ＡＭがア
クティブで、かつリフレッシュ不要エリア信号ＮＦＡが
アクティブ（すなわちアクセスするメモリエリアがリフ
レッシュする必要のないエリア）の時、出力信号ＮＦＭ
が“１″となる。
スのいずれかが発生した時、すなわち外部メモリへのメ
モリアクセスが発生し外部メモリアクセス信号ＡＭがア
クティブで、かつリフレッシュ不要エリア信号ＮＦＡが
アクティブ（すなわちアクセスするメモリエリアがリフ
レッシュする必要のないエリア）の時、出力信号ＮＦＭ
が“１″となる。
リフレッシュ制御回路１４はアントゲ−）１３の出力信
号ＮＦＭがアクティブで、リフレッシュ許可フラグ１６
からのリフレッシュ許可信号ＡＦがアクティブの時に、
リフレッシュパルスＯＦを端子Ｔｏに出力する。
号ＮＦＭがアクティブで、リフレッシュ許可フラグ１６
からのリフレッシュ許可信号ＡＦがアクティブの時に、
リフレッシュパルスＯＦを端子Ｔｏに出力する。
本実施例におけるリフレッシュ許可時のタイムチャート
を第２図に、また、リフレッシュ禁止時のタイムチャー
トを第３図にそれぞれ示す。
を第２図に、また、リフレッシュ禁止時のタイムチャー
トを第３図にそれぞれ示す。
本実施例においては従来の例とは異なり、リフレッシュ
許可時でも外部メモリアクセスとリフレッシュパルス出
力を並行して行うことができる以上、本発明の詳細な説
明したが、本発明は上記実施例に限られることなく種々
の変形が可能である。
許可時でも外部メモリアクセスとリフレッシュパルス出
力を並行して行うことができる以上、本発明の詳細な説
明したが、本発明は上記実施例に限られることなく種々
の変形が可能である。
たとえば、アドレス比較回路においてはリフレッシュが
必要か否かを判断できればよいため、コンパレータで上
位のアドレスを比較する方法以外に、アドレスの大小を
判断する方法も本発明の主旨を逸脱しない限り適用でき
ることは勿論である。
必要か否かを判断できればよいため、コンパレータで上
位のアドレスを比較する方法以外に、アドレスの大小を
判断する方法も本発明の主旨を逸脱しない限り適用でき
ることは勿論である。
次に、本発明の第二の実施例について説明する第４図は
、本発明の第二の実施例を示すブロック図である。
、本発明の第二の実施例を示すブロック図である。
第１図に示す第一の実施例との相違点は、アップカウン
タ１８が追加されたことである。また、以下の構成要素
の機能が若干具なる。
タ１８が追加されたことである。また、以下の構成要素
の機能が若干具なる。
バスコントロール回路１５は、クロックＣＫとリフレッ
シュ制御回路１４からのリフレッシュサイクル信号ＣＦ
を入力し、アドレスストローブ信号ＳＡ、 リード信
号Ｒ，ライト信号Ｗを出力する回路である。また第一の
実施例と同様、外部メモリアクセス信号ＳＡを、アンド
ゲート１３に出力する。
シュ制御回路１４からのリフレッシュサイクル信号ＣＦ
を入力し、アドレスストローブ信号ＳＡ、 リード信
号Ｒ，ライト信号Ｗを出力する回路である。また第一の
実施例と同様、外部メモリアクセス信号ＳＡを、アンド
ゲート１３に出力する。
リフレッシュ制御回路１４は、クロックＣＫ。
アンドゲート１３からの信号ＮＦＭ、 リフレッシュ
許可フラグ１６からのリフレッシュ許可信号ＡＦ及びア
ップカウンタ１８からのオーバーフローｉ号ｃｏを入力
し、リフレッシュパルスＯＦを端子ＴＯに出力する。ま
た、リフレッシュサイクル信号ＣＦをバスコントロール
回路１５に出力する。
許可フラグ１６からのリフレッシュ許可信号ＡＦ及びア
ップカウンタ１８からのオーバーフローｉ号ｃｏを入力
し、リフレッシュパルスＯＦを端子ＴＯに出力する。ま
た、リフレッシュサイクル信号ＣＦをバスコントロール
回路１５に出力する。
アップカウンタ１８は、クロックＧＫに同期してインク
リメントを行い、オーバーフロー信号をリフレッシュ制
御回路１４に出力し、リフレッシュパルスでクリアされ
るのでタイマとしての機能を有する。
リメントを行い、オーバーフロー信号をリフレッシュ制
御回路１４に出力し、リフレッシュパルスでクリアされ
るのでタイマとしての機能を有する。
次に、本実施例の動作について説明する。
アップカウンタ１８はクロックＣＫに同期してインクリ
メントし、オーバーフロー時にオーバーフロー信号ＣＯ
を発生する。また、リフレッシュパルスＯＦの発生によ
うカウンタをクリアする。
メントし、オーバーフロー時にオーバーフロー信号ＣＯ
を発生する。また、リフレッシュパルスＯＦの発生によ
うカウンタをクリアする。
リフレッシュ制御回路１４は、アンドゲート１３の出力
信号ＮＦＭがアクティブで、リフレッシュ許可フラグ１
６からのリフレッシュ許可信号１６がアクティブの時、
あるいは、アップカウンタ１８からの出力であるオーバ
ーフロー信号ＣＯがアクティブになった時に、リフレッ
シュパルスＯＦを端子ＴＯに出力し、リフレッシュサイ
クル信号ＣＦをバスコントロール回路１５に出力する。
信号ＮＦＭがアクティブで、リフレッシュ許可フラグ１
６からのリフレッシュ許可信号１６がアクティブの時、
あるいは、アップカウンタ１８からの出力であるオーバ
ーフロー信号ＣＯがアクティブになった時に、リフレッ
シュパルスＯＦを端子ＴＯに出力し、リフレッシュサイ
クル信号ＣＦをバスコントロール回路１５に出力する。
バスコントロール回路１５は、外部メモリからフログラ
ムをフェッチする時に、外部メモリアクセス信号ＡＭと
アドレスストローブ信号ＳＡとリード信号Ｒを発生する
。また、外部メモリからデータをリードあるいはライト
する時に、外部メモリアクセス信号、アドレスストロー
ブ信号ＳＡと、リード信号Ｒとライト信号Ｗを発生する
。
ムをフェッチする時に、外部メモリアクセス信号ＡＭと
アドレスストローブ信号ＳＡとリード信号Ｒを発生する
。また、外部メモリからデータをリードあるいはライト
する時に、外部メモリアクセス信号、アドレスストロー
ブ信号ＳＡと、リード信号Ｒとライト信号Ｗを発生する
。
また、リフレッシュサイクル信号ＣＦがアクティブの時
、外部メモリアクセス信号ＡＭのアクティブタイミング
を後にずらし、外部メモリアクセスにウェイトをかける
制御を行う。
、外部メモリアクセス信号ＡＭのアクティブタイミング
を後にずらし、外部メモリアクセスにウェイトをかける
制御を行う。
本実施例のタイムチャートを第５図に示す。
以上のように本実施例においては、外部メモリへのアク
セスが発生した時ばかりではなく、リフレッシュパルス
出力からある一定時間以上の時間が経過した時も、タイ
マによりリフレッシュサイクル信号を発生し、リフレッ
シュパルスを発生することが可能である。
セスが発生した時ばかりではなく、リフレッシュパルス
出力からある一定時間以上の時間が経過した時も、タイ
マによりリフレッシュサイクル信号を発生し、リフレッ
シュパルスを発生することが可能である。
したがって、乗除算命令など、外部のメモリをアクセス
する間隔の長い命令を頻繁に使用する場合や、外部にス
トローブ信号（リード、ライト。
する間隔の長い命令を頻繁に使用する場合や、外部にス
トローブ信号（リード、ライト。
アドレスストローブなど）を出力しないマイコンにおい
て、内部のメモリをアクセスする頻度が高い場合にも、
メモリの仕様に定められたリフレッシュ回数を満足する
ことができるという利点がある。
て、内部のメモリをアクセスする頻度が高い場合にも、
メモリの仕様に定められたリフレッシュ回数を満足する
ことができるという利点がある。
さらに、アップカウンタにおける計測時間をリフレッシ
ュ回数のスペックに応じて任意に設定可能にすれば、様
々なメモリをリフレッシュすることが可能となる。
ュ回数のスペックに応じて任意に設定可能にすれば、様
々なメモリをリフレッシュすることが可能となる。
以上説明したように本発明は、リフレッシュ中でも外部
メモリアクセスを並行して行うことができるので、リフ
レッシュサイクル中のメモリアクセスにウェイトがかか
る確率が減少し、したがって、命令実行のスピードが高
速になるという効果がある。
メモリアクセスを並行して行うことができるので、リフ
レッシュサイクル中のメモリアクセスにウェイトがかか
る確率が減少し、したがって、命令実行のスピードが高
速になるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す回路のリフレッシュ許可時の動作タイムチ
ャート、第３図は第１図のリフレッシュ禁止時の動作タ
イムチャート、第４図は本発明の第二の実施例を示すブ
ロック図、第５図は第４図に示す回路の動作のタイムチ
ャート、第６図は従来のマイクロコンピュータのリフレ
ッシュパルス発生回路の一例を示すブロック図、第７図
は第６図に示す回路のリフレッシュ許可時の動作タイム
チャート、第８図は第６図に示す回路のリフレッシュ禁
止時の動作タイムチャートである。 １．２・・・・・・リフレッシュパルス発生回路、１】
・・・・・・リフレッシュエリア設定レジスタ、１２・
・・・・・アドレス比較回路、１３．２６・・・・・・
アンドゲート、１４．２４・・・・・・リフレッシュ制
御回路、１５．２５・・・・・・バスコントロール回路
、１６・・・・・リフレッシュ許可フラグ、１７・・・
・・・アドレスバス、１８・・・・・・アップカウンタ
、２１・・・・・・分周器、２２・・・・・・選択回路
、２３・・・・・・レジスタ、２７・・・・・・インバ
ータ。 代理人 弁理士 内 原 晋 兎 図 邪 図 策 図
第１図に示す回路のリフレッシュ許可時の動作タイムチ
ャート、第３図は第１図のリフレッシュ禁止時の動作タ
イムチャート、第４図は本発明の第二の実施例を示すブ
ロック図、第５図は第４図に示す回路の動作のタイムチ
ャート、第６図は従来のマイクロコンピュータのリフレ
ッシュパルス発生回路の一例を示すブロック図、第７図
は第６図に示す回路のリフレッシュ許可時の動作タイム
チャート、第８図は第６図に示す回路のリフレッシュ禁
止時の動作タイムチャートである。 １．２・・・・・・リフレッシュパルス発生回路、１】
・・・・・・リフレッシュエリア設定レジスタ、１２・
・・・・・アドレス比較回路、１３．２６・・・・・・
アンドゲート、１４．２４・・・・・・リフレッシュ制
御回路、１５．２５・・・・・・バスコントロール回路
、１６・・・・・リフレッシュ許可フラグ、１７・・・
・・・アドレスバス、１８・・・・・・アップカウンタ
、２１・・・・・・分周器、２２・・・・・・選択回路
、２３・・・・・・レジスタ、２７・・・・・・インバ
ータ。 代理人 弁理士 内 原 晋 兎 図 邪 図 策 図
Claims (1)
- 【特許請求の範囲】 １、外部メモリのリフレッシュ制御機能を有するマイク
ロコンピュータにおいて、 前記リフレッシュ制御機能は、リフレッシュ不用のメモ
リアクセスであることを検出するリフレッシュ不用メモ
リアクセス検出手段と、前記リフレッシュ不用メモリア
クセス検出手段の出力により、前記外部メモリにリフレ
ッシュ制御パルスを出力するリフレッシュ制御パルス出
力手段とを有することを特徴とするマイクロコンピュー
タ。 ２、前記リフレッシュ制御機能は、前記メモリアクセス
の検出によりリセットされ前記リフレッシュ制御パルス
を出力後クロックパルスのカウントを開始して予め定め
た時間を計測し前記リフレッシュ制御パルスを再度出力
するよう前記リフレッシュ制御パルス出力手段を制御す
るタイマを有することを特徴とする請求項１記載のマイ
クロコンピュータ。 ３、前記リフレッシュ不用メモリアクセス検出手段は、
前記外部メモリの前記リフレッシュを行なう領域のアド
レスを設定するリフレッシュエリア設定レジスタと、 前記メモリアクセスする前記外部メモリのアドレスと前
記リフレッシュエリア設定レジスタの出力するアドレス
とを比較するアドレス比較回路とを有することを特徴と
する請求項１または２記載のマイクロコンピュータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264351A JPH04141886A (ja) | 1990-10-01 | 1990-10-01 | マイクロコンピュータ |
| US07/767,784 US5511176A (en) | 1990-01-01 | 1991-09-30 | Microcomputer capable of accessing to an external memory with least possible wait |
| DE69129829T DE69129829T2 (de) | 1990-10-01 | 1991-10-01 | Mikrocomputer mit Zugriff zu einem externen Speicher mit geringster Wartezeit |
| EP91116783A EP0479247B1 (en) | 1990-10-01 | 1991-10-01 | Microcomputer capable of accessing to an external memory with least possible wait |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264351A JPH04141886A (ja) | 1990-10-01 | 1990-10-01 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04141886A true JPH04141886A (ja) | 1992-05-15 |
Family
ID=17401951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264351A Pending JPH04141886A (ja) | 1990-01-01 | 1990-10-01 | マイクロコンピュータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5511176A (ja) |
| EP (1) | EP0479247B1 (ja) |
| JP (1) | JPH04141886A (ja) |
| DE (1) | DE69129829T2 (ja) |
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-
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-
1991
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- 1991-10-01 EP EP91116783A patent/EP0479247B1/en not_active Expired - Lifetime
- 1991-10-01 DE DE69129829T patent/DE69129829T2/de not_active Expired - Fee Related
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|---|---|
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| EP0479247B1 (en) | 1998-07-22 |
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