JPH0561762A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH0561762A JPH0561762A JP3219636A JP21963691A JPH0561762A JP H0561762 A JPH0561762 A JP H0561762A JP 3219636 A JP3219636 A JP 3219636A JP 21963691 A JP21963691 A JP 21963691A JP H0561762 A JPH0561762 A JP H0561762A
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- Japan
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- access mode
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Abstract
(57)【要約】
【目的】 複数種類のダイナミックＲＡＭを制御するこ
とが可能なメモリ制御装置を提供することを目的とす
る。 【構成】 使用する高速アクセスモードを保持するアク
セスモード保持手段１０１と、このアクセスモード保持
手段１０１から高速アクセスモードを入力し、バースト
アクセス実行時には前記高速アクセスモードの種類（高
速ページモードかスタティック・カラムモードか）に応
じてロウアドレスストローブ信号およびカラムアドレス
ストローブ信号を制御するＲＡＳ・ＣＡＳ制御手段１０
２とを備えた。
とが可能なメモリ制御装置を提供することを目的とす
る。 【構成】 使用する高速アクセスモードを保持するアク
セスモード保持手段１０１と、このアクセスモード保持
手段１０１から高速アクセスモードを入力し、バースト
アクセス実行時には前記高速アクセスモードの種類（高
速ページモードかスタティック・カラムモードか）に応
じてロウアドレスストローブ信号およびカラムアドレス
ストローブ信号を制御するＲＡＳ・ＣＡＳ制御手段１０
２とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、高速ページモード、ス
タティック・カラムモード、ニブルモードなどの高速ア
クセスモードをもつダイナミックＲＡＭ（ランダム・ア
クセス・メモリ）のリードおよびライトの制御を行なう
メモリ制御装置に関する。
タティック・カラムモード、ニブルモードなどの高速ア
クセスモードをもつダイナミックＲＡＭ（ランダム・ア
クセス・メモリ）のリードおよびライトの制御を行なう
メモリ制御装置に関する。
【０００２】
【従来の技術】従来のメモリ制御装置としては、例えば
米国LSI Logic CorporationのＬ６４８５０があり、そ
の仕様は「L64850 DRAM Controller Technical Manua
l」に示されている。これによると、Ｌ６４８５０はバ
スマスタからバースト転送の要求があったときには、高
速ページモードを使用してバースト転送を実行する。こ
のように、従来のメモリ制御装置では、バースト転送実
行時に使用する高速アクセスモードは、高速ページモー
ド、スタティック・カラムモード、ニブルモードのなか
のいずれか一つに固定されている。
米国LSI Logic CorporationのＬ６４８５０があり、そ
の仕様は「L64850 DRAM Controller Technical Manua
l」に示されている。これによると、Ｌ６４８５０はバ
スマスタからバースト転送の要求があったときには、高
速ページモードを使用してバースト転送を実行する。こ
のように、従来のメモリ制御装置では、バースト転送実
行時に使用する高速アクセスモードは、高速ページモー
ド、スタティック・カラムモード、ニブルモードのなか
のいずれか一つに固定されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、例えば前記Ｌ６４８５０は高速アクセ
スモードとして高速ページモードを持つダイナミックＲ
ＡＭに対してのみ使用可能で、スタティック・カラムモ
ードやニブルモードを持つダイナミックＲＡＭの制御に
は使用できない。このように、従来のメモリ制御装置で
は、高速ページモードを持つダイナミックＲＡＭ、スタ
ティック・カラムモードを持つダイナミックＲＡＭ、ニ
ブルモードを持つダイナミックＲＡＭの３種類のうち特
定の１種類のダイナミックＲＡＭの制御にしか使用でき
ないという欠点を有していた。
ような構成では、例えば前記Ｌ６４８５０は高速アクセ
スモードとして高速ページモードを持つダイナミックＲ
ＡＭに対してのみ使用可能で、スタティック・カラムモ
ードやニブルモードを持つダイナミックＲＡＭの制御に
は使用できない。このように、従来のメモリ制御装置で
は、高速ページモードを持つダイナミックＲＡＭ、スタ
ティック・カラムモードを持つダイナミックＲＡＭ、ニ
ブルモードを持つダイナミックＲＡＭの３種類のうち特
定の１種類のダイナミックＲＡＭの制御にしか使用でき
ないという欠点を有していた。
【０００４】本発明は、上記の事情に鑑み、高速ページ
モードを持つダイナミックＲＡＭ、スタティック・カラ
ムモードを持つダイナミックＲＡＭ、ニブルモードを持
つダイナミックＲＡＭなどの複数の種類のダイナミック
ＲＡＭを制御可能なメモリ制御装置を提供することを目
的とする。
モードを持つダイナミックＲＡＭ、スタティック・カラ
ムモードを持つダイナミックＲＡＭ、ニブルモードを持
つダイナミックＲＡＭなどの複数の種類のダイナミック
ＲＡＭを制御可能なメモリ制御装置を提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明に係るメモリ制御
装置は、上記の課題を解決するために、使用する高速ア
クセスモードを保持するアクセスモード保持手段と、こ
のアクセスモード保持手段から高速アクセスモードを入
力し、バーストアクセス実行時には前記高速アクセスモ
ードの種類に応じてロウアドレスストローブ信号および
カラムアドレスストローブ信号を制御するＲＡＳ・ＣＡ
Ｓ制御手段とを備えたことを特徴としている。
装置は、上記の課題を解決するために、使用する高速ア
クセスモードを保持するアクセスモード保持手段と、こ
のアクセスモード保持手段から高速アクセスモードを入
力し、バーストアクセス実行時には前記高速アクセスモ
ードの種類に応じてロウアドレスストローブ信号および
カラムアドレスストローブ信号を制御するＲＡＳ・ＣＡ
Ｓ制御手段とを備えたことを特徴としている。
【０００６】
【作用】上記の構成よれば、例えば、使用するダイナミ
ックＲＡＭに応じた高速アクセスモードを外部より入力
してこれをアクセスモード保持手段で保持しておき、そ
して、ＲＡＳ・ＣＡＳ制御手段によって前記アクセスモ
ード保持手段が保持しているアクセスモードを入力し、
バーストアクセス時、前記アクセスモードの種類に応じ
て、ロウアドレスストローブ信号（ＲＡＳ）およびカラ
ムアドレスストローブ信号（ＣＡＳ）を変化させること
ができるので、当該一つのメモリ制御装置によって数種
類のダイナミックＲＡＭに対するメモリ制御が可能にな
る。
ックＲＡＭに応じた高速アクセスモードを外部より入力
してこれをアクセスモード保持手段で保持しておき、そ
して、ＲＡＳ・ＣＡＳ制御手段によって前記アクセスモ
ード保持手段が保持しているアクセスモードを入力し、
バーストアクセス時、前記アクセスモードの種類に応じ
て、ロウアドレスストローブ信号（ＲＡＳ）およびカラ
ムアドレスストローブ信号（ＣＡＳ）を変化させること
ができるので、当該一つのメモリ制御装置によって数種
類のダイナミックＲＡＭに対するメモリ制御が可能にな
る。
【０００７】
【実施例】本発明の一実施例を図１ないし図６に基づい
て説明すれば、以下の通りである。図１は本発明に係る
メモリ制御装置の構成図を示すものである。ただし、メ
モリ制御装置の構成要素のうち本発明に直接関係のない
部分は省略してある。図１において、１０１はアクセス
モード保持手段、１０２はＲＡＳ・ＣＡＳ制御手段、１
０３はアドレス出力手段、１０４はダイナミックＲＡＭ
である。
て説明すれば、以下の通りである。図１は本発明に係る
メモリ制御装置の構成図を示すものである。ただし、メ
モリ制御装置の構成要素のうち本発明に直接関係のない
部分は省略してある。図１において、１０１はアクセス
モード保持手段、１０２はＲＡＳ・ＣＡＳ制御手段、１
０３はアドレス出力手段、１０４はダイナミックＲＡＭ
である。
【０００８】アクセスモード保持手段１０１は、リセッ
ト信号が有効である時に外部から、使用する高速アクセ
スモードを入力し、内部のレジスタに保持するものであ
る。ＲＡＳ・ＣＡＳ制御手段１０２は、アクセスモード
保持手段１０１からアクセスモードを入力し、このアク
セスモードに応じたロウアドレスストローブ信号（ＲＡ
Ｓ）およびカラムアドレスストローブ信号（ＣＡＳ）制
御を行うようになっている。アドレス出力手段１０３
は、ダイナミックＲＡＭ１０４に入力するロウアドレス
およびカラムアドレスを生成するようになっている。ま
た、ダイナミックＲＡＭ１０４は、メモリ制御装置の制
御対象となるものである。
ト信号が有効である時に外部から、使用する高速アクセ
スモードを入力し、内部のレジスタに保持するものであ
る。ＲＡＳ・ＣＡＳ制御手段１０２は、アクセスモード
保持手段１０１からアクセスモードを入力し、このアク
セスモードに応じたロウアドレスストローブ信号（ＲＡ
Ｓ）およびカラムアドレスストローブ信号（ＣＡＳ）制
御を行うようになっている。アドレス出力手段１０３
は、ダイナミックＲＡＭ１０４に入力するロウアドレス
およびカラムアドレスを生成するようになっている。ま
た、ダイナミックＲＡＭ１０４は、メモリ制御装置の制
御対象となるものである。
【０００９】図２はＲＡＳ・ＣＡＳ制御手段１０２の一
例を示す構成図である。なお、ＲＡＳ・ＣＡＳ制御手段
１０２のうちアクセスの種類が通常のアクセスの場合の
動作に関する部分は省略してある。図２において、２０
１はメモリアクセスのシーケンスを管理するためのカウ
ンタ、２０２は高速ページモード時のＣＡＳを出力する
ＣＡＳ出力手段、２０３はスタティック・カラムモード
時にＣＡＳ出力手段２０２の出力をマスクするＣＡＳマ
スク手段、２０４はＲＡＳを出力するＲＡＳ出力手段で
ある。
例を示す構成図である。なお、ＲＡＳ・ＣＡＳ制御手段
１０２のうちアクセスの種類が通常のアクセスの場合の
動作に関する部分は省略してある。図２において、２０
１はメモリアクセスのシーケンスを管理するためのカウ
ンタ、２０２は高速ページモード時のＣＡＳを出力する
ＣＡＳ出力手段、２０３はスタティック・カラムモード
時にＣＡＳ出力手段２０２の出力をマスクするＣＡＳマ
スク手段、２０４はＲＡＳを出力するＲＡＳ出力手段で
ある。
【００１０】以上のように構成された本実施例のメモリ
制御装置について、以下その動作を図６のフローチャー
トを用いて説明する。なお、本実施例においては、高速
アクセスモードは高速ページモードとスタティック・カ
ラムモードの２種類としている。まず、メモリ制御装置
の外部から入力されるリセット信号が有効であるか否か
を判断し（Ｓ１）、有効である時に、アクセスモード保
持手段１０１が、使用する高速アクセスモードをメモリ
制御装置の外部から入力し、内部のレジスタ（図示せ
ず）に保持する（Ｓ２）。一方、有効でなければ、ステ
ップ３に進む。次に、アクセス開始信号が有効か否かを
判断する（Ｓ３）。メモリへのアクセスが要求される
と、アクセス開始信号が有効となり、ＲＡＳ・ＣＡＳ制
御手段１０２は、アクセスの種類、即ち、通常のアクセ
スかバーストアクセスかを入力する（Ｓ４）。一方、メ
モリへのアクセスが要求されないときはアクセス開始信
号は有効とならず、リターンする。
制御装置について、以下その動作を図６のフローチャー
トを用いて説明する。なお、本実施例においては、高速
アクセスモードは高速ページモードとスタティック・カ
ラムモードの２種類としている。まず、メモリ制御装置
の外部から入力されるリセット信号が有効であるか否か
を判断し（Ｓ１）、有効である時に、アクセスモード保
持手段１０１が、使用する高速アクセスモードをメモリ
制御装置の外部から入力し、内部のレジスタ（図示せ
ず）に保持する（Ｓ２）。一方、有効でなければ、ステ
ップ３に進む。次に、アクセス開始信号が有効か否かを
判断する（Ｓ３）。メモリへのアクセスが要求される
と、アクセス開始信号が有効となり、ＲＡＳ・ＣＡＳ制
御手段１０２は、アクセスの種類、即ち、通常のアクセ
スかバーストアクセスかを入力する（Ｓ４）。一方、メ
モリへのアクセスが要求されないときはアクセス開始信
号は有効とならず、リターンする。
【００１１】次に、アクセスの種類が通常のアクセスか
それともバーストアクセスかを判断し（Ｓ５）、アクセ
スの種類が通常のアクセスの場合には、アクセスモード
保持手段１０１から入力するアクセスモードに関係な
く、図３のタイミングでＲＡＳ（ロウ・アドレス・スト
ローブ信号）およびＣＡＳ（カラム・アドレス・ストロ
ーブ信号）を変化させる（Ｓ６）。
それともバーストアクセスかを判断し（Ｓ５）、アクセ
スの種類が通常のアクセスの場合には、アクセスモード
保持手段１０１から入力するアクセスモードに関係な
く、図３のタイミングでＲＡＳ（ロウ・アドレス・スト
ローブ信号）およびＣＡＳ（カラム・アドレス・ストロ
ーブ信号）を変化させる（Ｓ６）。
【００１２】一方、アクセスの種類がバーストアクセス
の場合には、アクセスモード保持手段１０１から入力す
るアクセスモードが高速ページモードかスタティックカ
ラムモードかを判断し（Ｓ７）、高速ページモードの場
合には、図４のタイミングでＲＡＳ・ＣＡＳ制御を行う
一方（Ｓ８）、アクセスモードがスタティック・カラム
モードの場合は、図５のタイミングでＲＡＳ・ＣＡＳ制
御を行う（Ｓ９）。
の場合には、アクセスモード保持手段１０１から入力す
るアクセスモードが高速ページモードかスタティックカ
ラムモードかを判断し（Ｓ７）、高速ページモードの場
合には、図４のタイミングでＲＡＳ・ＣＡＳ制御を行う
一方（Ｓ８）、アクセスモードがスタティック・カラム
モードの場合は、図５のタイミングでＲＡＳ・ＣＡＳ制
御を行う（Ｓ９）。
【００１３】ＲＡＳ・ＣＡＳ制御手段１０２の具体的な
動作を説明すると、アクセス開始信号が有効になると、
カウンタ２０１はクロックに同期して値１からカウント
を始める。そして、値１０の次は値０になり、再びアク
セス開始信号が有効になるまでカウントを停止する。つ
ぎに、ＲＡＳ出力手段２０４はカウンタ２０１の値を入
力し、値が２〜１０の間は“Ｌ”を出力し、それ以外の
時は“Ｈ”を出力する。これによって、ＲＡＳは図４、
図５のように変化する。一方、ＣＡＳ出力手段２０２は
カウンタ２０１の値を入力し、値が４，６，８，１０の
時には“Ｌ”を出力し、それ以外の時は“Ｈ”を出力す
る。そして、ＣＡＳマスク手段２０３は、アクセスモー
ドおよびカウンタ値を入力しており、アクセスモードが
スタティック・カラムモードでかつ、カウンタ２０１の
値が４以上のときは常に“Ｌ”を出力し、それ以外の時
（高速ページモードのとき及びカウンタ値が４より小さ
いとき）はＣＡＳ出力手段２０２から入力した値をその
まま出力する。これによって、ＣＡＳは、高速ページモ
ードの時は図４のように、スタティック・カラムモード
の時は図５のように変化する。
動作を説明すると、アクセス開始信号が有効になると、
カウンタ２０１はクロックに同期して値１からカウント
を始める。そして、値１０の次は値０になり、再びアク
セス開始信号が有効になるまでカウントを停止する。つ
ぎに、ＲＡＳ出力手段２０４はカウンタ２０１の値を入
力し、値が２〜１０の間は“Ｌ”を出力し、それ以外の
時は“Ｈ”を出力する。これによって、ＲＡＳは図４、
図５のように変化する。一方、ＣＡＳ出力手段２０２は
カウンタ２０１の値を入力し、値が４，６，８，１０の
時には“Ｌ”を出力し、それ以外の時は“Ｈ”を出力す
る。そして、ＣＡＳマスク手段２０３は、アクセスモー
ドおよびカウンタ値を入力しており、アクセスモードが
スタティック・カラムモードでかつ、カウンタ２０１の
値が４以上のときは常に“Ｌ”を出力し、それ以外の時
（高速ページモードのとき及びカウンタ値が４より小さ
いとき）はＣＡＳ出力手段２０２から入力した値をその
まま出力する。これによって、ＣＡＳは、高速ページモ
ードの時は図４のように、スタティック・カラムモード
の時は図５のように変化する。
【００１４】また、以上のようなＲＡＳ・ＣＡＳ制御手
段１０２の動作に同期してアドレス出力手段１０３がロ
ウアドレスおよびカラムアドレスを出力する。さらに、
アクセスがライトかリードかを区別するためにライト・
イネーブル信号がダイナミックＲＡＭ１０４へ出力さ
れ、ライト時には前記ライト・イネーブル信号を有効に
してデータをダイナミックＲＡＭ１０４に書込み、リー
ド時には前記ライト・イネーブル信号を無効にしてデー
タをダイナミックＲＡＭ１０４から読み出す。
段１０２の動作に同期してアドレス出力手段１０３がロ
ウアドレスおよびカラムアドレスを出力する。さらに、
アクセスがライトかリードかを区別するためにライト・
イネーブル信号がダイナミックＲＡＭ１０４へ出力さ
れ、ライト時には前記ライト・イネーブル信号を有効に
してデータをダイナミックＲＡＭ１０４に書込み、リー
ド時には前記ライト・イネーブル信号を無効にしてデー
タをダイナミックＲＡＭ１０４から読み出す。
【００１５】以上のように、上記実施例の構成によれ
ば、アクセスモード保持手段１０１によって外部から使
用する高速アクセスモードを入力し、ＲＡＳ・ＣＡＳ制
御手段１０２が前記高速アクセスモードの種類に応じて
ロウアドレスストローブ信号（ＲＡＳ）およびカラムア
ドレスストローブ信号（ＣＡＳ）を変化させるタイミン
グを変えることによって、複数の種類の高速アクセスモ
ードの制御が可能となり、当該メモリ制御装置一つでも
って数種類のダイナミックＲＡＭ制御に対応することが
可能になる。
ば、アクセスモード保持手段１０１によって外部から使
用する高速アクセスモードを入力し、ＲＡＳ・ＣＡＳ制
御手段１０２が前記高速アクセスモードの種類に応じて
ロウアドレスストローブ信号（ＲＡＳ）およびカラムア
ドレスストローブ信号（ＣＡＳ）を変化させるタイミン
グを変えることによって、複数の種類の高速アクセスモ
ードの制御が可能となり、当該メモリ制御装置一つでも
って数種類のダイナミックＲＡＭ制御に対応することが
可能になる。
【００１６】なお、本実施例では、アクセスモード保持
手段１０１が保持する高速アクセスモードは高速ページ
モードとスタティック・カラムモードの２種類とした
が、他のモードを追加して３種類以上にしてもよい。ま
た、本実施例においてＣＡＳをロウにしてからＲＡＳを
ロウにするまでのクロック数などＣＡＳ，ＲＡＳの変化
タイミングはアクセスモードが同じであれば一定であっ
たたが、メモリ制御装置内部に専用のレジスタを設け
て、使用するダイナミックＲＡＭの高速性に応じて変化
タイミングを変えることができるようにしてもよい。
手段１０１が保持する高速アクセスモードは高速ページ
モードとスタティック・カラムモードの２種類とした
が、他のモードを追加して３種類以上にしてもよい。ま
た、本実施例においてＣＡＳをロウにしてからＲＡＳを
ロウにするまでのクロック数などＣＡＳ，ＲＡＳの変化
タイミングはアクセスモードが同じであれば一定であっ
たたが、メモリ制御装置内部に専用のレジスタを設け
て、使用するダイナミックＲＡＭの高速性に応じて変化
タイミングを変えることができるようにしてもよい。
【００１７】さらに、本実施例においては、アクセスモ
ードはリセット時に外部から入力するようにしていた
が、ＣＰＵ（中央処理装置）から内部のレジスタに直接
アクセスして、アクセスモードを設定するようにしても
よい。
ードはリセット時に外部から入力するようにしていた
が、ＣＰＵ（中央処理装置）から内部のレジスタに直接
アクセスして、アクセスモードを設定するようにしても
よい。
【００１８】
【発明の効果】以上のように、本発明によれば、一つの
メモリ制御装置で数種類のダイナミックＲＡＭの制御に
対応できるという効果を奏する。
メモリ制御装置で数種類のダイナミックＲＡＭの制御に
対応できるという効果を奏する。
【図１】本発明の一実施例におけるメモリ制御装置の構
成図である。
成図である。
【図２】図１のメモリ制御装置におけるＲＡＳ・ＣＡＳ
制御手段の一例を示す構成図である。
制御手段の一例を示す構成図である。
【図３】通常モードにおけるメモリアクセスのタイミン
グ図である。
グ図である。
【図４】高速ページモードにおけるメモリアクセスのタ
イミング図である。
イミング図である。
【図５】スタティック・カラムモードにおけるメモリア
クセスのタイミング図である。
クセスのタイミング図である。
【図６】図１のメモリ制御装置における動作内容を示す
フローチャートである。
フローチャートである。
【符号の説明】 １０１ アクセスモード保持手段 １０２ ＲＡＳ・ＣＡＳ制御手段 ２０２ ＣＡＳ出力手段 ２０３ ＣＡＳマスク手段 ２０４ ＲＡＳ出力手段
Claims (1)
- 【請求項１】 使用する高速アクセスモードを保持する
アクセスモード保持手段と、このアクセスモード保持手
段から高速アクセスモードを入力し、バーストアクセス
実行時には前記高速アクセスモードの種類に応じてロウ
アドレスストローブ信号およびカラムアドレスストロー
ブ信号を制御するＲＡＳ・ＣＡＳ制御手段とを備えたこ
とを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219636A JPH0561762A (ja) | 1991-08-30 | 1991-08-30 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219636A JPH0561762A (ja) | 1991-08-30 | 1991-08-30 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561762A true JPH0561762A (ja) | 1993-03-12 |
Family
ID=16738634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219636A Pending JPH0561762A (ja) | 1991-08-30 | 1991-08-30 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561762A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686876A (en) * | 1993-11-22 | 1997-11-11 | Kabushiki Kaisha Toshiba | Superconducting magnet apparatus |
-
1991
- 1991-08-30 JP JP3219636A patent/JPH0561762A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686876A (en) * | 1993-11-22 | 1997-11-11 | Kabushiki Kaisha Toshiba | Superconducting magnet apparatus |
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