JPH0561762A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH0561762A JPH0561762A JP3219636A JP21963691A JPH0561762A JP H0561762 A JPH0561762 A JP H0561762A JP 3219636 A JP3219636 A JP 3219636A JP 21963691 A JP21963691 A JP 21963691A JP H0561762 A JPH0561762 A JP H0561762A
- Authority
- JP
- Japan
- Prior art keywords
- mode
- access
- access mode
- cas
- ras
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- Pending
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- Bus Control (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 複数種類のダイナミックRAMを制御するこ
とが可能なメモリ制御装置を提供することを目的とす
る。 【構成】 使用する高速アクセスモードを保持するアク
セスモード保持手段101と、このアクセスモード保持
手段101から高速アクセスモードを入力し、バースト
アクセス実行時には前記高速アクセスモードの種類(高
速ページモードかスタティック・カラムモードか)に応
じてロウアドレスストローブ信号およびカラムアドレス
ストローブ信号を制御するRAS・CAS制御手段10
2とを備えた。
とが可能なメモリ制御装置を提供することを目的とす
る。 【構成】 使用する高速アクセスモードを保持するアク
セスモード保持手段101と、このアクセスモード保持
手段101から高速アクセスモードを入力し、バースト
アクセス実行時には前記高速アクセスモードの種類(高
速ページモードかスタティック・カラムモードか)に応
じてロウアドレスストローブ信号およびカラムアドレス
ストローブ信号を制御するRAS・CAS制御手段10
2とを備えた。
Description
【0001】
【産業上の利用分野】本発明は、高速ページモード、ス
タティック・カラムモード、ニブルモードなどの高速ア
クセスモードをもつダイナミックRAM(ランダム・ア
クセス・メモリ)のリードおよびライトの制御を行なう
メモリ制御装置に関する。
タティック・カラムモード、ニブルモードなどの高速ア
クセスモードをもつダイナミックRAM(ランダム・ア
クセス・メモリ)のリードおよびライトの制御を行なう
メモリ制御装置に関する。
【0002】
【従来の技術】従来のメモリ制御装置としては、例えば
米国LSI Logic CorporationのL64850があり、そ
の仕様は「L64850 DRAM Controller Technical Manua
l」に示されている。これによると、L64850はバ
スマスタからバースト転送の要求があったときには、高
速ページモードを使用してバースト転送を実行する。こ
のように、従来のメモリ制御装置では、バースト転送実
行時に使用する高速アクセスモードは、高速ページモー
ド、スタティック・カラムモード、ニブルモードのなか
のいずれか一つに固定されている。
米国LSI Logic CorporationのL64850があり、そ
の仕様は「L64850 DRAM Controller Technical Manua
l」に示されている。これによると、L64850はバ
スマスタからバースト転送の要求があったときには、高
速ページモードを使用してバースト転送を実行する。こ
のように、従来のメモリ制御装置では、バースト転送実
行時に使用する高速アクセスモードは、高速ページモー
ド、スタティック・カラムモード、ニブルモードのなか
のいずれか一つに固定されている。
【0003】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、例えば前記L64850は高速アクセ
スモードとして高速ページモードを持つダイナミックR
AMに対してのみ使用可能で、スタティック・カラムモ
ードやニブルモードを持つダイナミックRAMの制御に
は使用できない。このように、従来のメモリ制御装置で
は、高速ページモードを持つダイナミックRAM、スタ
ティック・カラムモードを持つダイナミックRAM、ニ
ブルモードを持つダイナミックRAMの3種類のうち特
定の1種類のダイナミックRAMの制御にしか使用でき
ないという欠点を有していた。
ような構成では、例えば前記L64850は高速アクセ
スモードとして高速ページモードを持つダイナミックR
AMに対してのみ使用可能で、スタティック・カラムモ
ードやニブルモードを持つダイナミックRAMの制御に
は使用できない。このように、従来のメモリ制御装置で
は、高速ページモードを持つダイナミックRAM、スタ
ティック・カラムモードを持つダイナミックRAM、ニ
ブルモードを持つダイナミックRAMの3種類のうち特
定の1種類のダイナミックRAMの制御にしか使用でき
ないという欠点を有していた。
【0004】本発明は、上記の事情に鑑み、高速ページ
モードを持つダイナミックRAM、スタティック・カラ
ムモードを持つダイナミックRAM、ニブルモードを持
つダイナミックRAMなどの複数の種類のダイナミック
RAMを制御可能なメモリ制御装置を提供することを目
的とする。
モードを持つダイナミックRAM、スタティック・カラ
ムモードを持つダイナミックRAM、ニブルモードを持
つダイナミックRAMなどの複数の種類のダイナミック
RAMを制御可能なメモリ制御装置を提供することを目
的とする。
【0005】
【課題を解決するための手段】本発明に係るメモリ制御
装置は、上記の課題を解決するために、使用する高速ア
クセスモードを保持するアクセスモード保持手段と、こ
のアクセスモード保持手段から高速アクセスモードを入
力し、バーストアクセス実行時には前記高速アクセスモ
ードの種類に応じてロウアドレスストローブ信号および
カラムアドレスストローブ信号を制御するRAS・CA
S制御手段とを備えたことを特徴としている。
装置は、上記の課題を解決するために、使用する高速ア
クセスモードを保持するアクセスモード保持手段と、こ
のアクセスモード保持手段から高速アクセスモードを入
力し、バーストアクセス実行時には前記高速アクセスモ
ードの種類に応じてロウアドレスストローブ信号および
カラムアドレスストローブ信号を制御するRAS・CA
S制御手段とを備えたことを特徴としている。
【0006】
【作用】上記の構成よれば、例えば、使用するダイナミ
ックRAMに応じた高速アクセスモードを外部より入力
してこれをアクセスモード保持手段で保持しておき、そ
して、RAS・CAS制御手段によって前記アクセスモ
ード保持手段が保持しているアクセスモードを入力し、
バーストアクセス時、前記アクセスモードの種類に応じ
て、ロウアドレスストローブ信号(RAS)およびカラ
ムアドレスストローブ信号(CAS)を変化させること
ができるので、当該一つのメモリ制御装置によって数種
類のダイナミックRAMに対するメモリ制御が可能にな
る。
ックRAMに応じた高速アクセスモードを外部より入力
してこれをアクセスモード保持手段で保持しておき、そ
して、RAS・CAS制御手段によって前記アクセスモ
ード保持手段が保持しているアクセスモードを入力し、
バーストアクセス時、前記アクセスモードの種類に応じ
て、ロウアドレスストローブ信号(RAS)およびカラ
ムアドレスストローブ信号(CAS)を変化させること
ができるので、当該一つのメモリ制御装置によって数種
類のダイナミックRAMに対するメモリ制御が可能にな
る。
【0007】
【実施例】本発明の一実施例を図1ないし図6に基づい
て説明すれば、以下の通りである。図1は本発明に係る
メモリ制御装置の構成図を示すものである。ただし、メ
モリ制御装置の構成要素のうち本発明に直接関係のない
部分は省略してある。図1において、101はアクセス
モード保持手段、102はRAS・CAS制御手段、1
03はアドレス出力手段、104はダイナミックRAM
である。
て説明すれば、以下の通りである。図1は本発明に係る
メモリ制御装置の構成図を示すものである。ただし、メ
モリ制御装置の構成要素のうち本発明に直接関係のない
部分は省略してある。図1において、101はアクセス
モード保持手段、102はRAS・CAS制御手段、1
03はアドレス出力手段、104はダイナミックRAM
である。
【0008】アクセスモード保持手段101は、リセッ
ト信号が有効である時に外部から、使用する高速アクセ
スモードを入力し、内部のレジスタに保持するものであ
る。RAS・CAS制御手段102は、アクセスモード
保持手段101からアクセスモードを入力し、このアク
セスモードに応じたロウアドレスストローブ信号(RA
S)およびカラムアドレスストローブ信号(CAS)制
御を行うようになっている。アドレス出力手段103
は、ダイナミックRAM104に入力するロウアドレス
およびカラムアドレスを生成するようになっている。ま
た、ダイナミックRAM104は、メモリ制御装置の制
御対象となるものである。
ト信号が有効である時に外部から、使用する高速アクセ
スモードを入力し、内部のレジスタに保持するものであ
る。RAS・CAS制御手段102は、アクセスモード
保持手段101からアクセスモードを入力し、このアク
セスモードに応じたロウアドレスストローブ信号(RA
S)およびカラムアドレスストローブ信号(CAS)制
御を行うようになっている。アドレス出力手段103
は、ダイナミックRAM104に入力するロウアドレス
およびカラムアドレスを生成するようになっている。ま
た、ダイナミックRAM104は、メモリ制御装置の制
御対象となるものである。
【0009】図2はRAS・CAS制御手段102の一
例を示す構成図である。なお、RAS・CAS制御手段
102のうちアクセスの種類が通常のアクセスの場合の
動作に関する部分は省略してある。図2において、20
1はメモリアクセスのシーケンスを管理するためのカウ
ンタ、202は高速ページモード時のCASを出力する
CAS出力手段、203はスタティック・カラムモード
時にCAS出力手段202の出力をマスクするCASマ
スク手段、204はRASを出力するRAS出力手段で
ある。
例を示す構成図である。なお、RAS・CAS制御手段
102のうちアクセスの種類が通常のアクセスの場合の
動作に関する部分は省略してある。図2において、20
1はメモリアクセスのシーケンスを管理するためのカウ
ンタ、202は高速ページモード時のCASを出力する
CAS出力手段、203はスタティック・カラムモード
時にCAS出力手段202の出力をマスクするCASマ
スク手段、204はRASを出力するRAS出力手段で
ある。
【0010】以上のように構成された本実施例のメモリ
制御装置について、以下その動作を図6のフローチャー
トを用いて説明する。なお、本実施例においては、高速
アクセスモードは高速ページモードとスタティック・カ
ラムモードの2種類としている。まず、メモリ制御装置
の外部から入力されるリセット信号が有効であるか否か
を判断し(S1)、有効である時に、アクセスモード保
持手段101が、使用する高速アクセスモードをメモリ
制御装置の外部から入力し、内部のレジスタ(図示せ
ず)に保持する(S2)。一方、有効でなければ、ステ
ップ3に進む。次に、アクセス開始信号が有効か否かを
判断する(S3)。メモリへのアクセスが要求される
と、アクセス開始信号が有効となり、RAS・CAS制
御手段102は、アクセスの種類、即ち、通常のアクセ
スかバーストアクセスかを入力する(S4)。一方、メ
モリへのアクセスが要求されないときはアクセス開始信
号は有効とならず、リターンする。
制御装置について、以下その動作を図6のフローチャー
トを用いて説明する。なお、本実施例においては、高速
アクセスモードは高速ページモードとスタティック・カ
ラムモードの2種類としている。まず、メモリ制御装置
の外部から入力されるリセット信号が有効であるか否か
を判断し(S1)、有効である時に、アクセスモード保
持手段101が、使用する高速アクセスモードをメモリ
制御装置の外部から入力し、内部のレジスタ(図示せ
ず)に保持する(S2)。一方、有効でなければ、ステ
ップ3に進む。次に、アクセス開始信号が有効か否かを
判断する(S3)。メモリへのアクセスが要求される
と、アクセス開始信号が有効となり、RAS・CAS制
御手段102は、アクセスの種類、即ち、通常のアクセ
スかバーストアクセスかを入力する(S4)。一方、メ
モリへのアクセスが要求されないときはアクセス開始信
号は有効とならず、リターンする。
【0011】次に、アクセスの種類が通常のアクセスか
それともバーストアクセスかを判断し(S5)、アクセ
スの種類が通常のアクセスの場合には、アクセスモード
保持手段101から入力するアクセスモードに関係な
く、図3のタイミングでRAS(ロウ・アドレス・スト
ローブ信号)およびCAS(カラム・アドレス・ストロ
ーブ信号)を変化させる(S6)。
それともバーストアクセスかを判断し(S5)、アクセ
スの種類が通常のアクセスの場合には、アクセスモード
保持手段101から入力するアクセスモードに関係な
く、図3のタイミングでRAS(ロウ・アドレス・スト
ローブ信号)およびCAS(カラム・アドレス・ストロ
ーブ信号)を変化させる(S6)。
【0012】一方、アクセスの種類がバーストアクセス
の場合には、アクセスモード保持手段101から入力す
るアクセスモードが高速ページモードかスタティックカ
ラムモードかを判断し(S7)、高速ページモードの場
合には、図4のタイミングでRAS・CAS制御を行う
一方(S8)、アクセスモードがスタティック・カラム
モードの場合は、図5のタイミングでRAS・CAS制
御を行う(S9)。
の場合には、アクセスモード保持手段101から入力す
るアクセスモードが高速ページモードかスタティックカ
ラムモードかを判断し(S7)、高速ページモードの場
合には、図4のタイミングでRAS・CAS制御を行う
一方(S8)、アクセスモードがスタティック・カラム
モードの場合は、図5のタイミングでRAS・CAS制
御を行う(S9)。
【0013】RAS・CAS制御手段102の具体的な
動作を説明すると、アクセス開始信号が有効になると、
カウンタ201はクロックに同期して値1からカウント
を始める。そして、値10の次は値0になり、再びアク
セス開始信号が有効になるまでカウントを停止する。つ
ぎに、RAS出力手段204はカウンタ201の値を入
力し、値が2〜10の間は“L”を出力し、それ以外の
時は“H”を出力する。これによって、RASは図4、
図5のように変化する。一方、CAS出力手段202は
カウンタ201の値を入力し、値が4,6,8,10の
時には“L”を出力し、それ以外の時は“H”を出力す
る。そして、CASマスク手段203は、アクセスモー
ドおよびカウンタ値を入力しており、アクセスモードが
スタティック・カラムモードでかつ、カウンタ201の
値が4以上のときは常に“L”を出力し、それ以外の時
(高速ページモードのとき及びカウンタ値が4より小さ
いとき)はCAS出力手段202から入力した値をその
まま出力する。これによって、CASは、高速ページモ
ードの時は図4のように、スタティック・カラムモード
の時は図5のように変化する。
動作を説明すると、アクセス開始信号が有効になると、
カウンタ201はクロックに同期して値1からカウント
を始める。そして、値10の次は値0になり、再びアク
セス開始信号が有効になるまでカウントを停止する。つ
ぎに、RAS出力手段204はカウンタ201の値を入
力し、値が2〜10の間は“L”を出力し、それ以外の
時は“H”を出力する。これによって、RASは図4、
図5のように変化する。一方、CAS出力手段202は
カウンタ201の値を入力し、値が4,6,8,10の
時には“L”を出力し、それ以外の時は“H”を出力す
る。そして、CASマスク手段203は、アクセスモー
ドおよびカウンタ値を入力しており、アクセスモードが
スタティック・カラムモードでかつ、カウンタ201の
値が4以上のときは常に“L”を出力し、それ以外の時
(高速ページモードのとき及びカウンタ値が4より小さ
いとき)はCAS出力手段202から入力した値をその
まま出力する。これによって、CASは、高速ページモ
ードの時は図4のように、スタティック・カラムモード
の時は図5のように変化する。
【0014】また、以上のようなRAS・CAS制御手
段102の動作に同期してアドレス出力手段103がロ
ウアドレスおよびカラムアドレスを出力する。さらに、
アクセスがライトかリードかを区別するためにライト・
イネーブル信号がダイナミックRAM104へ出力さ
れ、ライト時には前記ライト・イネーブル信号を有効に
してデータをダイナミックRAM104に書込み、リー
ド時には前記ライト・イネーブル信号を無効にしてデー
タをダイナミックRAM104から読み出す。
段102の動作に同期してアドレス出力手段103がロ
ウアドレスおよびカラムアドレスを出力する。さらに、
アクセスがライトかリードかを区別するためにライト・
イネーブル信号がダイナミックRAM104へ出力さ
れ、ライト時には前記ライト・イネーブル信号を有効に
してデータをダイナミックRAM104に書込み、リー
ド時には前記ライト・イネーブル信号を無効にしてデー
タをダイナミックRAM104から読み出す。
【0015】以上のように、上記実施例の構成によれ
ば、アクセスモード保持手段101によって外部から使
用する高速アクセスモードを入力し、RAS・CAS制
御手段102が前記高速アクセスモードの種類に応じて
ロウアドレスストローブ信号(RAS)およびカラムア
ドレスストローブ信号(CAS)を変化させるタイミン
グを変えることによって、複数の種類の高速アクセスモ
ードの制御が可能となり、当該メモリ制御装置一つでも
って数種類のダイナミックRAM制御に対応することが
可能になる。
ば、アクセスモード保持手段101によって外部から使
用する高速アクセスモードを入力し、RAS・CAS制
御手段102が前記高速アクセスモードの種類に応じて
ロウアドレスストローブ信号(RAS)およびカラムア
ドレスストローブ信号(CAS)を変化させるタイミン
グを変えることによって、複数の種類の高速アクセスモ
ードの制御が可能となり、当該メモリ制御装置一つでも
って数種類のダイナミックRAM制御に対応することが
可能になる。
【0016】なお、本実施例では、アクセスモード保持
手段101が保持する高速アクセスモードは高速ページ
モードとスタティック・カラムモードの2種類とした
が、他のモードを追加して3種類以上にしてもよい。ま
た、本実施例においてCASをロウにしてからRASを
ロウにするまでのクロック数などCAS,RASの変化
タイミングはアクセスモードが同じであれば一定であっ
たたが、メモリ制御装置内部に専用のレジスタを設け
て、使用するダイナミックRAMの高速性に応じて変化
タイミングを変えることができるようにしてもよい。
手段101が保持する高速アクセスモードは高速ページ
モードとスタティック・カラムモードの2種類とした
が、他のモードを追加して3種類以上にしてもよい。ま
た、本実施例においてCASをロウにしてからRASを
ロウにするまでのクロック数などCAS,RASの変化
タイミングはアクセスモードが同じであれば一定であっ
たたが、メモリ制御装置内部に専用のレジスタを設け
て、使用するダイナミックRAMの高速性に応じて変化
タイミングを変えることができるようにしてもよい。
【0017】さらに、本実施例においては、アクセスモ
ードはリセット時に外部から入力するようにしていた
が、CPU(中央処理装置)から内部のレジスタに直接
アクセスして、アクセスモードを設定するようにしても
よい。
ードはリセット時に外部から入力するようにしていた
が、CPU(中央処理装置)から内部のレジスタに直接
アクセスして、アクセスモードを設定するようにしても
よい。
【0018】
【発明の効果】以上のように、本発明によれば、一つの
メモリ制御装置で数種類のダイナミックRAMの制御に
対応できるという効果を奏する。
メモリ制御装置で数種類のダイナミックRAMの制御に
対応できるという効果を奏する。
【図1】本発明の一実施例におけるメモリ制御装置の構
成図である。
成図である。
【図2】図1のメモリ制御装置におけるRAS・CAS
制御手段の一例を示す構成図である。
制御手段の一例を示す構成図である。
【図3】通常モードにおけるメモリアクセスのタイミン
グ図である。
グ図である。
【図4】高速ページモードにおけるメモリアクセスのタ
イミング図である。
イミング図である。
【図5】スタティック・カラムモードにおけるメモリア
クセスのタイミング図である。
クセスのタイミング図である。
【図6】図1のメモリ制御装置における動作内容を示す
フローチャートである。
フローチャートである。
【符号の説明】 101 アクセスモード保持手段 102 RAS・CAS制御手段 202 CAS出力手段 203 CASマスク手段 204 RAS出力手段
Claims (1)
- 【請求項1】 使用する高速アクセスモードを保持する
アクセスモード保持手段と、このアクセスモード保持手
段から高速アクセスモードを入力し、バーストアクセス
実行時には前記高速アクセスモードの種類に応じてロウ
アドレスストローブ信号およびカラムアドレスストロー
ブ信号を制御するRAS・CAS制御手段とを備えたこ
とを特徴とするメモリ制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3219636A JPH0561762A (ja) | 1991-08-30 | 1991-08-30 | メモリ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3219636A JPH0561762A (ja) | 1991-08-30 | 1991-08-30 | メモリ制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0561762A true JPH0561762A (ja) | 1993-03-12 |
Family
ID=16738634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3219636A Pending JPH0561762A (ja) | 1991-08-30 | 1991-08-30 | メモリ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0561762A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5686876A (en) * | 1993-11-22 | 1997-11-11 | Kabushiki Kaisha Toshiba | Superconducting magnet apparatus |
-
1991
- 1991-08-30 JP JP3219636A patent/JPH0561762A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5686876A (en) * | 1993-11-22 | 1997-11-11 | Kabushiki Kaisha Toshiba | Superconducting magnet apparatus |
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