JPH047762A - メモリアクセス方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は読み書きすべきデータを所定のワード単位でメ
モリに読み書きするメモリアクセス方法に関する。

〔従来の技術〕

従来、ＣＰＵからのアクセス要求に応してメモリをアク
セスするメモリアクセス装置では、ＣＰＵからのアクセ
ス時に送出されたアドレスを入力し、この入力したアド
レスをメモリに送出し、さらにＣＰＵからのアドレスス
トローブ信号に基づいて、アドレスを指定しアクセスす
るようにしている。

第８図はスタティックＲＡＭ　（以下、Ｓ　ＲＡＭとい
う）へのアクセスサイクルを示したタイミングチャート
である。この従来のアクセス方法においては、第８図（
ｂ）に示すようなアドレスがＳＲＡＭに送出される場合
は、同図（ａ）に示すようなＣＰＵからのアドレススト
ローブ信号ＡＳに基づいて、アクセスすべきアドレスが
指定されることになる。この指定されたアドレスに基づ
いてリード／ライトのアクセスを行うことができる。

また第９図はダイナミックＲＡＭ　（以下、ＤＲＡＭと
いう）へのアクセスサイクルを示したタイミングチャー
トである。この従来のアクセス方法においては、第９図
（ｂ）に示すようなアドレスがＤＲＡＭに送出される場
合は、同図（ａ）に示すようなＣＰＵからのアドレスス
トローブ（ＡＳ）信号に基づいて、最初に同図（ｃ）に
示すような行アドレスストローブ（ＲＡＳ）信号基づい
て行アドレスが指定され、次に同図（ｄ）に示すような
列アドレスストローブ（ＣＡＳ）信号に基づいて列アド
レスが指定される。この指定された行アドレス及び列ア
ドレスに基づいてリード／ライトのアクセスを行うこと
ができる。

〔発明が解決しようとする課題〕

ところで、上述した従来のメモリアクセス装置では、Ｓ
ＲＡＭあるいはＤＲＡＭのメモリのアクセスに際しては
、ＣＰＵから送出されたアクセスすべき確定されたアド
レスを入力し、コノ入カシたアドレスをメモリに送出し
なければならず、ＣＰＵからの次のアクセスすべきアド
レスか確定しないうちは、メモリに対しアドレスを指定
することができないことになる。このことがＣＰＵのメ
モリに対するアクセスの高速化の障害となっている。

本発明は上記実情に鑑みてなされたものであり、高速な
メモリアクセスを行うことができるメモリアクセス方法
を提供することを目的とする。

〔課題を解決するための手段〕

上述した課題を解決するため、本発明に係るメモリアク
セス方法では、既にアクセスした際のアドレス値に基づ
いて次回のアクセス要求時のアドレス値を予測し、該予
測したアドレス値を要求元からの次回のアクセス要求前
にメモリに送出し、さらに要求元からの実際のアクセス
要求時のアドレス値と前記予測したアドレス値とを比較
し、致した場合は、既にメモリに送出されている予測し
たアドレス値に基づいてメモリにデータを読み書きする
ようにしている。

〔作用〕

本発明に係るメモリアクセス方法では、既にアクセスし
た際のアドレス値に基づいて次回のアクセス要求時のア
ドレス値を予測し、その予測したアドレスを次回のアク
セス要求前にメモリに送出しておく。例えば、前回のア
クセス時のアドレス値に１ワ一ド分インクリメントした
アドレス値を予測したアドレス値として、次回のアクセ
ス要求前にメモリに送出しておく。そして要求元からの
実際の次回のアクセス要求時のアドレス値と前記予測し
たアドレス値とを比較し、一致した場合は、既にメモリ
に送出されている予測したアドレス値に基づいてメモリ
に読み書きするので、要求元のメモリへのアクセスタイ
ムを短縮できる。

〔実施例〕

以下、本発明に係るメモリアクセス方法の実施例を添付
図面を参照して説明する。

第２図及び第３図は本発明に係るメモリアクセス方法の
メモリへのアドレスの送出動作を説明するためのタイミ
ングチャートである。

第２図はスタティックランダムアクセスメモリ（以下Ｓ
ＲＡＭという）へのアドレスの送出タイミングを示して
いる。同図（ｂ）に示すように、１回目のアクセス時の
アドレス■をＳＲＡＭへ送出し、次のアクセス時のアド
レス（■＋１）を、中央処理装置（以下、ＣＰＵという
）からの２回目のアクセス要求前にＳＲＡＭへ送出する
。また３回目のアクセス時のアドレス（■＋２）も同様
に送出する。

ここで、アドレス（■＋１）はアドレス■を＋１ワ一ド
分インクリメントした値であり、同様にアドレス（■＋
２）はアドレス（■＋１）を＋１ワ一ド分インクリメン
トした値である。例えば、アドレス■が１００番地であ
った場合、＋１ワ一ド分インクリメントされたアドレス
は、８　ｂｉｔ系のＣＰＵでは１０１番地、１６ｂｉｔ
系のＣＰＵては１０２番地、３２ｂｉｔ系のＣＰＵでは
１０４番地となる。

第３図はダイナミックランダムアクセスメモリ（以下、
ＤＲＡＭという）へのアドレスの送出タイミングを示し
ている。同図（ｂ）に示すように、１回目のアクセス時
の行（Ｒｏ　ｗ　）アドレス及び列（Ｃ１ｕｍｎ）アド
レスをＤＲＡＭへ送出し、次のアクセス時の行（Ｒｏ　
ｗ　）アドレスを、ＣＰＵからの２回目のアクセス要求
前にＤＲＡＭに送出し、次に列（Ｃ１ｕｍｎ）アドレス
をＤＲＡＭに送出する。同様に３回目のアクセス時の行
（Ｒｏｗ）アドレスも、ＣＰＵからのアクセス要求前に
ＤＲＡＭに送出する。これによってＣＰＵからのアクセ
ス要求前に行（Ｒｏ　ｗ　）アドレスを指定することが
できる。

上述したように、次のアクセス時のアドレスを予測し、
該予測したアドレスを、ＣＰＵからのアクセス要求前に
、メモリ（ＳＲＡＭ、ＤＲＡＭ）に送出することか可能
なのは、−船釣にＣＰＵの送出するアドレスは、あるア
ドレスを送出すると次はその付近のアドレスをアクセス
する傾向があるので、次回のアドレスを予測できるから
である。

例えば、命令のフェッチは多くの場合、１ワードづつ増
加したアドレスを連続して送出することか多いし、また
スタックポインタを用いたデータのアクセスも１ワード
増加したアドレス又は１ワード減少したアドレスを連続
して送出することが多い。従って前回のアクセス時のあ
るアドレスに１ワ一ド分インクリメントしたアドレスを
、次回のアクセス持前に、メモリに送出しておくことが
できる。

第１図は本発明に係るメモリアクセス方法を適用したメ
モリアクセス装置の一実施例を示すブロック図である。

同図において、メモリアクセス装置１は、ＣＰＵ２から
のアクセス要求に応じて、メモリ３をアクセスしてデー
タのリード／ライトを行う。

メモリアクセス装置１は、ＣＰＵ２からのアドレスをラ
ッチするラッチ回路１１と、ラッチ回路１１から出力さ
れたアドレスを＋１ワ一ド分インクリメントするインク
リメンタ１２と、インクリメンタ１２から出力されたア
ドレスとＣＰＵ２がら出力されたアドレスとを比較する
コンパレータ１３と、インクリメンタ１２から出力され
たアドレス及びＣＰＵ２から出力されたアドレスを入力
される選択信号に応じて適宜選択してメモリ３に出力す
るセレクタ１４と、上記各部を制御するコントロール回
路１５とを有して構成されている。

第４図はメモリアクセス動作を示す状態遷移図であり、
同図において、状態１〜３の各状態、及びある状態から
他の状態に遷移する際の条件は、遷移条件／動作（−出
力信号）で示される。

ここで遷移条件において、ＡＳはＣＰＵから出力される
アドレスストローブ信号、ＥＱはコンパレータから出力
されるアドレスが一致していることを示すイコール信号
をそれぞれ示している。なお、ＡＳ、ＥＱの場合は、そ
れぞれハイレベルを示しており、ＡＳ、ＥＱの上に−（
バー）が付しである場合は、ローレベルを示している。

また動作において、出力信号−［ＬＥＳＳＥＬ　、＾Ｃ
Ｋ］の各信号においては、ＬＥはラッチ回路１１に入力
されるラッチイネーブル信号、ＳＥＬはセレクタ１４に
入力されるセレクト信号、ＡＣＫはＣＰＵ２に入力され
る応答信号をそれぞれ示している。さらに［ＬＥ、　Ｓ
ＥＬ　、　ＡＣＫ　］の各信号レベルにおいて“１１は
ハイレベル、“０”はローレベルを示している。

さらに同図において、Ｒｓｔ　ＴｉｇｅｒはＲｅ５ｅｔ
　Ｔｉｍｅｒ、Ａはメモリアクセスタイムをそれぞれ示
している。

次に上記メモリアクセス装置のメモリアクセス動作を第
５図及び第６図を用いて説明する。

ここでは、 ネゲート−インアクティブ（ハイレベル）アサートニア
クチイブ（ローレベル） としている。

いま、メモリ３をＳＲＡＭとし、またＣＰＵから、第５
図（ａ）に示すようなアドレス、同図（ｅ）に示すよう
なアドレスストローブ（以下、ＡＳという）信号、同図
（ｆ）に示すようなデータストローブ（以下、ＤＳとい
う）信号が出力されるものとする。

ここで、時点ｔｌ前において、ＣＰＵ２から出力された
アドレス■（第５図（’ａ）参照）がラッチ回路１１、
コンパレータ］３、セレクタ１４にそれぞれ入力されて
いたとすると、ラッチ回路１１からはアドレス■が出力
され、インクリメンタからはアドレス（■＋１）が出力
されるので、アドレス■とアドレス（■＋１）とを比較
したコンパレータ１３からはネゲートのｎ信号が出力さ
れ、またネゲートのセレクト（以下、ＳＥＬという）信
号が入力されているセレクタ１４からはＣＰＵ２からの
アドレス■が出力さている。なお、ｒτ１信号が、ネゲ
ートのときはＣＰＵ２からのアドレスが選択され、一方
アサートのときはインクリメンタ１２からのアドレスが
選択される。

上述した状態で、コントロール回路１５は、第３図（ｅ
）に示すように時点ｔ２でネゲートからアサートされた
ｎ信号に基づいて、ラッチイネーブル（以下、ＬＥとい
う）信号及びＳＥＬ信号をネゲートからアサートして出
力する。

コントロール回路１５からの「Ｔ信号を入力するラッチ
回路１１ては、第５図（ｉ）に示すように時点ｔ３でア
サートされたｎ信号に基づいて、ＣＰＵ２から出力され
たアドレス■をラッチした後、第５図（ｂ）に示すよう
にこのアドレス■をインクリメンタ１２に出力する。イ
ンクリメンタ１２では、入力されたアドレス■を＋１ワ
一ド分インクリメントした後、第５図（Ｃ）に示すよう
にアドレス（■＋１）に代わって、インクリメントした
アドレス（■＋１）を、コンパレータ１３及びセレクタ
１４に出力する。このときコンパレータ１３からは、Ｃ
ＰＵ２からのアドレス■とインクリメンタ１２からのア
ドレス（■＋１）との比較結果に応じたイコール（以下
、ＥＱという）信号が出力されることになるが、この場
合はアドレスが一致しないので第３図（ｈ）に示すよう
にネゲートのｎ信号が出力された状態のままである。

一方、セレクタ１４では、第５図（ｊ）に示すように時
点ｔ３でアサートされたＳＥＬ信号に基づいて、今まで
選択していたインクリメンタ１２側のアドレス（アドレ
ス（■＋１））に変わって、第３図（ｄ）に示すように
ＣＰＵ２側のアドレス（アドレス■）を選択してメモリ
３に送出する。

また時点ｔ　４からメモリアクセスタイムを経過した時
点ｔ５からは、第５図（ｍ）に示すようにメモリリード
サイクルでは、アウトプットイネーブル（ＯＥ）信号に
基づいて、データバス上にデータが生じる。このｎ信号
は、第５図（ｋ）に示すＷＲＩＴＥ信号を反転した信号
である。コントロール回路１５は、ＣＰＵ２に対しメモ
リリードした旨を知らせるために第５図（ｇ）に示すよ
うにネゲートのアクノーレッジ（以下、ＡＣＫという）
信号をアサートにする。この時点ｔ５てアサートされた
ＡＣＫ信号に応答したＣＰＵ２は、ＣＰＵサイクル［１
］を終了する。

ところで、ＣＰＵサイクル［Ｉ］の時点ｔ５ては、例え
ば、ＣＰＵ２がアドレス■をアクセスしていると（第５
図（ａ）参照）、インクリメンタ１２からは、アドレス
（■＋１）が出力されている（第５図（ｃ）参照）。ま
た時点ｔ５以降、アサートからネゲートに変化したｎ信
号を入力するコントロール回路１５は、時点ｔ６てネゲ
ートされたに１信号に基づいて、ＳＥＬ信号及びｎ信号
をネゲートにする。

セレクタ１４では、時点ｔ８でネゲートされた「丁τ信
号に基づいて、今まで選択していたＣＰＵ２から出力さ
れたアドレス値（アドレス■）に代わって、インクリメ
ンタ１２から出力されたアドレス（アドレス（■＋１）
）を選択して、メモリ３に出力する（第５図（ｄ）参照
）。

以上説明したようにＣＰＵサイクルＩては、上記第４図
に示した状態遷移において、状態１−遷移（１−１）−
状態２−状態３という具合に状態が遷移する。

次にＣＰＵサイクルＨの開始時ＣＰＵ２から出力された
アドレス（■＋１）は、ラッチ回路１１、コンパレータ
１３、セレクタ１４にそれぞれ入力され、またアサート
されたｎ信号はコントロール回路１５に入力される。

このとき、コンパレータ１３からは、インクリメンタ１
２からのアドレス値（■＋１）と、ＣＰＵ２からのアド
レス値（■＋１）との比較結果として、アサートされた
［で信号が出力される（第５図（ｈ）参照）。

するとコントロール回路１５は、時点ｔｌｏでアサート
された興信号に基づいて、口信号及び「τ１信をアサー
トする。これによって、ラッチ回路１１では、時点ｔｌ
ｌでサートされたＬＥ倍信号もどついて、ＣＰＵ２から
のアドレス（■＋１）をラッチした後インクリメンタ１
２に出力する（第５図（ｂ）参照）。インクリメンタ１
２は、入力したアドレス（■＋１）を＋１ワ一ド分イン
クリメントし、該インクリメントしたアドレス（■＋２
）をコンパレータ１３に出力する（第５図（ｃ）参照）
。

一方セレクタ１４では、時点ｔｌＯでアサートされたＳ
ＥＬ信号に基づいて、インクリメンタ１２側のアドレス
値（アドレス（■＋２））に代わって、ＣＰＵ２側のア
ドレス値（アドレス（■＋１））に切替えて出力する。

なお、このときはインクリメンタ１２からの出力及びＣ
ＰＵ２からの出力は共にアドレス（■＋１）なので出力
値は変わらない（第５図（ｄ）参照）。

なお、時点ｔ８からメモリアクセスタイムを経過した時
点ｔ１２からは、メモリリードサイクルでは、データバ
ス上にデータが生じる。と同時にコントロール回路１５
は、ＣＰＵ２に対しメモリリードした旨を知らせるため
に第５図（ｇ）に示すようにネゲートのＡＣＫ信号をア
サートにする。

この時点ｔ１２でアサートされたＡＣＫ信号に応答した
ＣＰＵ２は、ＣＰＵサイクル［■］を終了する。また時
点ｔ１２でＡＣＫ信号がアサートされた後は、上記時点
６、時点ｔ８での動作と同様の動作が、時点ｔ１３、時
１４においても行われる。

以上説明したようにＣＰＵサイクル■では、上記第４図
に示した状態遷移図においては、状態１→遷移（１−２
）→状態２−状態３という具合に状態が遷移する。

次に、ＣＰＵ２が次のＣＰＵサイクル■を開始するに際
し、アクセスすべきアドレスが前回のアドレスと連続し
ている場合は、上述した時点ｔ９以降のタイミングで読
出し動作が行われ、一方、アクセスすべきアドレスが前
回のアドレスと連続していない場合は、上述した時点ｔ
ｉ以降のタイミングで読出し動作が行われる。

以上説明したように、例えば、実際にＣＰＵ２がアドレ
ス（アドレス（■＋２））を出力する時点ｔ１４より前
の時点ｔ１３で、インクリメンタ１２がＣＰＵ２から出
力されるべきアドレス（アドレス（■＋２））をメモリ
３に出力しているので、第３図に示すように、時間Ｔ　
（−ｔ　１４−　ｔ　１３）だけＣＰＵ２のサイクルタ
イムが短縮される。

上述した実施例ではメモリ３からのデータの読出し動作
について説明したが、メモリ３へのデータの書き込みに
ついても、上記データの読出し動作と同様な動作が行わ
れる。このメモリ３へのブタの書き込み動作のタイミン
グを第６図に示している。なお、第６図に示したタイミ
ングチャドにおける時点ｔ１〜時点ｔ１４での動作は、
第５図に示したタイミングチャートにおける時点ｔｌ〜
時点ｔ１４での動作と同様である。この場合、第６図（
ｍ）に示すようにメモリライトサイクルでは、第６図（
Ｎ　）に示すようにライトイネーブル（ＷＥ）信号に基
づいてデータの書き込みが行われることになる。このＷ
子信号は、第５図（ｋ）に示す「ｍ信号と同図（ｆ）に
示すＦ否信号との論理和をとった信号である。

以上説明したように本実施例によれば、ＣＰＵからの前
回アクセスした時のアドレスを＋１ワド分インクリメン
トし、このインクリメントしたアドレスを、ＣＰＵから
の次回のアクセス前にメモリに送出しておくことにより
、σ子信号／Ｗτ信号に基づいて、メモリにアクセスす
ることができるので、ＣＰＵからメモリへのアクセスタ
イムを大幅に短縮することが可能となる。

なお上記実施例では、スタティックＲＡＭへのアクセス
について説明したが、ダイナミックＲＡＭへのアクセス
についても同様な動作を行うことにより実現することか
できる。この場合、データの読み書きは、行アドレスス
トローブ信号、列アドレスストローブ信号に基づいて行
われることになる。

また上述した命令フェッチとデータアクセスは−船釣に
は交互に行われる。例えば、スタックから連続してデー
タを読み出すことを考えたとき、命令フェッチとスタッ
クからの読出しは交互に発生し、上位アドレスが命令領
域とデータ領域が違うときは、毎回アドレスが異なって
しまう。これを防止するために、本実施例の応用例とし
て、第７図に示すように、プログラム領域用とデータ領
域用の上述したメモリアクセス装置を設け、それぞれ独
立に動作させるようにしても良い。

第７図において、７１はプログラム領域用メモリアクセ
ス装置、７２はプログラム格納用メモリ、７３はデータ
領域用メモリアクセス装置、７４はデータ格納用メモリ
である。なお、メモリアクセス装置７１及び７３は、上
記第１図に示したメモリアクセス装置１の構成と同様で
ある。この場合、ＣＰＵ２は、プログラム領域用へのア
クセスの場合は、メモリアクセス装置７１のコントロー
ル回路１５をアクティブの状態にする信号Ｓ１をコント
ロール回路１５に送出し、一方データ領域用へのアクセ
スの場合は、メモリアクセス装置７３のコントロール回
路１５をアクティブの状態にする信号Ｓ２をコントロー
ル回路１５に送出する。またＣＰＵ２には、メモリアク
セス装置７１あるいは７３からのＡＣＫ　（応答）信号
がＯＲ回路７５を経て入力される。なお、一方のメモリ
アクセス装置がアクティブのときは、他方のメモリアク
セス装置は自己の状態を保持している。

〔発明の効果〕

以上説明したように本発明によれば、次回のアクセス要
求時のアドレス値を予測し、該予測したアドレス値を、
要求元からの次回のアクセス要求前にメモリに送出し、
予測したアドレス値と実際のアクセス時のアドレス値と
が一致した場合は、既にメモリに送出されているアドレ
ス値に基づいてメモリに読み書きすべきデータを読み書
きするようにしたため、要求元（例えば中央処理装置）
のメモリへのアクセスタイムを大幅に短縮できる利点が
ある。

【図面の簡単な説明】

第１図は本発明に係るメモリアクセス方法を適用したメ
モリアクセス装置の一実施例を示すブロック図、第２図
及び第３図は本発明に係るメモリアクセス方法のメモリ
へのアドレスデータの送出動作を示すタイミングチャー
ト、第４図は本発明に係るメモリアクセス動作を説明す
るための遷移状態図、第５図はメモリからのデータの読
出し動作を示すタイミングチャ」ト、第６図はメモリへ
のデータの書き込み動作を示すタイミングチャート、第
７図は本実施例の応用例の構成を示す構成図、第８図及
び第９図は従来のメモリアクセス装置のメモリへのアド
レスデータの送出動作を示すタイミングチャートである
。 １・・メモリアクセス装置、２・・・・中央処理装置（
ＣＰＵ）　、３・・・メモリ、１１・・・ラッチ回路、
１２・・・インクリメンタ、］３・・・コンパレータ、
１４・・・セレクタ、１５・・・コントロール回路。 第４図

Claims (1)

1. 【特許請求の範囲】 要求元からのアクセス要求に応じて読み書きすべきデー
   タを所定のワード単位でメモリに読み書きするメモリア
   クセス方法において、 既にアクセスした際のアドレス値に基づいて次回のアク
   セス要求時のアドレス値を予測し、該予測したアドレス
   値を要求元からの次回のアクセス要求前にメモリに送出
   し、さらに要求元からの実際のアクセス要求時のアドレ
   ス値と前記予測したアドレス値とを比較し、一致した場
   合は、既にメモリに送出されている予測したアドレス値
   に基づいてメモリにデータを読み書きするようにしたこ
   とを特徴とするメモリアクセス方法。