JPH04114391A - メモリのリフレツシユ方式 - Google Patents
メモリのリフレツシユ方式Info
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- JPH04114391A JPH04114391A JP2233186A JP23318690A JPH04114391A JP H04114391 A JPH04114391 A JP H04114391A JP 2233186 A JP2233186 A JP 2233186A JP 23318690 A JP23318690 A JP 23318690A JP H04114391 A JPH04114391 A JP H04114391A
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- JP
- Japan
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- 230000015654 memory Effects 0.000 title claims abstract description 105
- 238000000034 method Methods 0.000 claims description 12
- 238000005259 measurement Methods 0.000 claims description 6
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、例えばダイナミックメモリや疑似スタティッ
クRAMなどのように、データのリフレッシュを必要と
するメモリのリフレッシュ方式に関するものである。
クRAMなどのように、データのリフレッシュを必要と
するメモリのリフレッシュ方式に関するものである。
ダイナミックメモリ(以下、DRAMと記す)は、スタ
ティックメモリに比べ容量が大きく安価であるためコン
ピュータ等の主記憶部によく用いられている。しかし、
このようなりRAMは、コンデンサのように電荷を蓄え
ることによってデータを保持するメモリであるため、電
荷の放電によってデータを消失しないようにするために
定期的にデータのリフレッシュ(メモリ・リフレッシュ
)が行われなければならない。このメモリ・リフレッシ
ュの周期は、そのメモリにおいてリフレッシュサイクル
後のデータの保持を保証している時間によって決定され
ている。従って、そのメモリを使用するときは、規定さ
れているリフレッシュサイクル時間内に、次のリフレッ
シュサイクルを実行しなくてはならない、またこのこと
は、疑似スタティックRAMについても同様である。 このようなりRAMのリフレッシュ方法には、1回のリ
フレッシュサイクルにおいて全てのロー(RAW)アド
レスのデータについてリフレッシュを行うバースト・リ
フレッシュと、ローアドレス単位に分けてリフレッシュ
を行う分散リフレッシュなどがある。例えば、256K
X4ビツト型のIMビットDRAMの場合、512個の
ローアドレスを8ms (ミリ秒)以内にリフレッシュ
を行わなければならない、従って、バースト・リフレッ
シュの場合には、8msの間に1回のリフレッシュサイ
クルで512個のローアドレスデータの全てに対してリ
フレッシュを行うのに対し、分散リフレッシュの場合は
、15.625μsごとに1つずつローアドレスのデー
タをリフレッシュしてい(。この分散リフレッシュの場
合、全てのローアドレスのリフレッシュを終了した時点
で、8msが経過したことになる。 また、リフレッシュの実行手段についてもい(つかの方
法がある。その代表的なものとしては、DRAMに対し
て外部よりローアドレスを指定してリフレッシュを行う
RAS onlyリフレッシュ、DRAM内部のリフレ
ッシュカウンタを利用してリフレッシュを行うCAS
befor RASリフレッシュなどがある。また、D
RAMに対するリフレッシュサイクルとデータのアクセ
スが重なった場合に、データアクセスを優先して設計で
きるヒドウントゥ・リフレッシュがある。 通常、リフレッシュサイクルとDRAMに対するデータ
のアクセスが重なった場合、DRAMのデータを保証す
るためにリフレッシュサイクルが優先されるが、ヒドゥ
ントウ・リフレッシュの場合は、データアクセスの直後
に連続してリフレッシュサイクルを実行できるため、デ
ータアクセスを優先できる。 以上のリフレッシュ方式は、システムの構成等に応じて
任意に選択することができる。
ティックメモリに比べ容量が大きく安価であるためコン
ピュータ等の主記憶部によく用いられている。しかし、
このようなりRAMは、コンデンサのように電荷を蓄え
ることによってデータを保持するメモリであるため、電
荷の放電によってデータを消失しないようにするために
定期的にデータのリフレッシュ(メモリ・リフレッシュ
)が行われなければならない。このメモリ・リフレッシ
ュの周期は、そのメモリにおいてリフレッシュサイクル
後のデータの保持を保証している時間によって決定され
ている。従って、そのメモリを使用するときは、規定さ
れているリフレッシュサイクル時間内に、次のリフレッ
シュサイクルを実行しなくてはならない、またこのこと
は、疑似スタティックRAMについても同様である。 このようなりRAMのリフレッシュ方法には、1回のリ
フレッシュサイクルにおいて全てのロー(RAW)アド
レスのデータについてリフレッシュを行うバースト・リ
フレッシュと、ローアドレス単位に分けてリフレッシュ
を行う分散リフレッシュなどがある。例えば、256K
X4ビツト型のIMビットDRAMの場合、512個の
ローアドレスを8ms (ミリ秒)以内にリフレッシュ
を行わなければならない、従って、バースト・リフレッ
シュの場合には、8msの間に1回のリフレッシュサイ
クルで512個のローアドレスデータの全てに対してリ
フレッシュを行うのに対し、分散リフレッシュの場合は
、15.625μsごとに1つずつローアドレスのデー
タをリフレッシュしてい(。この分散リフレッシュの場
合、全てのローアドレスのリフレッシュを終了した時点
で、8msが経過したことになる。 また、リフレッシュの実行手段についてもい(つかの方
法がある。その代表的なものとしては、DRAMに対し
て外部よりローアドレスを指定してリフレッシュを行う
RAS onlyリフレッシュ、DRAM内部のリフレ
ッシュカウンタを利用してリフレッシュを行うCAS
befor RASリフレッシュなどがある。また、D
RAMに対するリフレッシュサイクルとデータのアクセ
スが重なった場合に、データアクセスを優先して設計で
きるヒドウントゥ・リフレッシュがある。 通常、リフレッシュサイクルとDRAMに対するデータ
のアクセスが重なった場合、DRAMのデータを保証す
るためにリフレッシュサイクルが優先されるが、ヒドゥ
ントウ・リフレッシュの場合は、データアクセスの直後
に連続してリフレッシュサイクルを実行できるため、デ
ータアクセスを優先できる。 以上のリフレッシュ方式は、システムの構成等に応じて
任意に選択することができる。
【発明が解決しようとする課題]
DRAMのリフレッシュサイクルとDRAMに対するデ
ータアクセスが重なった場合、DRAMはリフレッシュ
サイクル中にデータを出力できないため、DRAMに対
してデータアクセス要求を出力したデバイス(CPUな
と)は、そのリフレッシュサイクルが終了するまで待た
される。これは、例えばCPUのコマンド実行時におけ
るウェイトサイクルとなって表われ、システムの処理ス
ピードに影響を及ぼす。 このヒドウントウ・リフレッシュにおいて、データのア
クセス要求を優先するように、データのリード/ライト
を行った直後にリフレッシュを行うように設計すること
もできる。しかし、連続してデータアクセスを行う場合
は、リフレッシュを優先しなければならず、リフレッシ
ュのためのウェイトサイクルが挿入されてしまう。また
、データのリード/ライトを行った直後にリフレッシュ
を行うように設計するには、データアクセス後にリフレ
ッシュを行ってもデータが保証されるように、リフレッ
シュサイクルから次のリフレッシュサイクルまでの時間
を若干短くしなければならない。このため、全体として
リフレッシュ要求の回数が増大でしまう。 このようにDRAMのリフレッシュサイクルとDRAM
へのデータアクセスが競合した場合は、システムにとっ
てウェイトサイクルとなる可能性が高く、システムの処
理速度に大きく影響することになる。 本発明は上記従来例に鑑みてなされたもので、メモリが
アクセスされていない時に、そのメモリのリフレッシュ
サイクル実行することで、メモリのリフレッシュサイク
ルとメモリに対するデータアクセスの競合を減らして、
メモリリフレッシュによるシステムの処理速度の低下を
防止したメモリのリフレッシュ方式を提供することを目
的とする。 【課題を解決するための手段】 上記目的を達成するために本発明のメモリのリフレッシ
ュ方式は以下の様な構成からなる。即ぢ、 メモリをリフレッシュするリフレッシュ方式であって、
前記メモリをリフレッシュするための時間間隔を計測す
る第1の計時手段と、前記メモリのリフレッシュ終了後
、所定時間を計測する第2の計時手段と、前記メモリに
対するデータのアクセスがあるかどうかを判別する判別
手段と、前記第1の計時手段による計時に基づいて前記
メモリをリフレッシュするとともに、前記第2の計時手
段により前記所定時間が計時され、前記判別手段により
前記メモリへのデータアクセスがないことが判別される
と前記メモリをリフレッシュするリフレッシュ手段とを
有する。
ータアクセスが重なった場合、DRAMはリフレッシュ
サイクル中にデータを出力できないため、DRAMに対
してデータアクセス要求を出力したデバイス(CPUな
と)は、そのリフレッシュサイクルが終了するまで待た
される。これは、例えばCPUのコマンド実行時におけ
るウェイトサイクルとなって表われ、システムの処理ス
ピードに影響を及ぼす。 このヒドウントウ・リフレッシュにおいて、データのア
クセス要求を優先するように、データのリード/ライト
を行った直後にリフレッシュを行うように設計すること
もできる。しかし、連続してデータアクセスを行う場合
は、リフレッシュを優先しなければならず、リフレッシ
ュのためのウェイトサイクルが挿入されてしまう。また
、データのリード/ライトを行った直後にリフレッシュ
を行うように設計するには、データアクセス後にリフレ
ッシュを行ってもデータが保証されるように、リフレッ
シュサイクルから次のリフレッシュサイクルまでの時間
を若干短くしなければならない。このため、全体として
リフレッシュ要求の回数が増大でしまう。 このようにDRAMのリフレッシュサイクルとDRAM
へのデータアクセスが競合した場合は、システムにとっ
てウェイトサイクルとなる可能性が高く、システムの処
理速度に大きく影響することになる。 本発明は上記従来例に鑑みてなされたもので、メモリが
アクセスされていない時に、そのメモリのリフレッシュ
サイクル実行することで、メモリのリフレッシュサイク
ルとメモリに対するデータアクセスの競合を減らして、
メモリリフレッシュによるシステムの処理速度の低下を
防止したメモリのリフレッシュ方式を提供することを目
的とする。 【課題を解決するための手段】 上記目的を達成するために本発明のメモリのリフレッシ
ュ方式は以下の様な構成からなる。即ぢ、 メモリをリフレッシュするリフレッシュ方式であって、
前記メモリをリフレッシュするための時間間隔を計測す
る第1の計時手段と、前記メモリのリフレッシュ終了後
、所定時間を計測する第2の計時手段と、前記メモリに
対するデータのアクセスがあるかどうかを判別する判別
手段と、前記第1の計時手段による計時に基づいて前記
メモリをリフレッシュするとともに、前記第2の計時手
段により前記所定時間が計時され、前記判別手段により
前記メモリへのデータアクセスがないことが判別される
と前記メモリをリフレッシュするリフレッシュ手段とを
有する。
以上の構成において、メモリをリフレッシュするための
時間間隔を計測し、その計測時間に基づいてメモリのリ
フレッシュを行う。また、メモリのリフレッシュ終了後
、所定時間を計測し、その時に、メモリに対するデータ
のアクセスがないことが判別されると、そのメモリをリ
フレッシュする。
時間間隔を計測し、その計測時間に基づいてメモリのリ
フレッシュを行う。また、メモリのリフレッシュ終了後
、所定時間を計測し、その時に、メモリに対するデータ
のアクセスがないことが判別されると、そのメモリをリ
フレッシュする。
以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。 くリフレッシュ回路の説明 (第1図)〉第1図は本発
明の一実施例の構成を示すブロック図である。 第1図において、1はCPUを示し、このCPU1は各
種デバイスに対してデータのアクセスを行う。2はシス
テムのバスに接続された人出力部(Ilo)を示し、C
PUIによってデータがアクセスされる。3はシステム
バスに接続されたROMで、l102と同様にCPU
1によってデータがアクセスされる。4はシステムバス
に接続されたメモリを示し、このメモリ4はリフレッシ
ュを必要とするメモリである。5はメモリ4を制御する
ためのメモリ制御部を示す。このメモリ制御部5により
、CPUIからメモリ4に対するデータアクセスの制御
及び、メモリ4に対してのリフレッシュが行われる。 6はアクセス先検出部で、CPUIによるデータアクセ
ス実行の検出及び、CPUIがどのデバイスに対してア
クセスを行っているかを検出している。即ち、第1図の
場合では、CPU 1が、■102、ROM3.メモリ
4のうちのいずれに対してアクセスしているかを検出す
る。7はリフレッシュ用カウンタで、メモリ4の必要と
するリフレッシュ周期のカウントを行っており、メモリ
制御部5に対して定期的にリフレッシュ要求を出力して
いる。8はリフレッシュ・ウィンドウ用カウンタで、メ
モリ4に対するリフレッシュの終了後、任意の周期をカ
ウントする。但し、このカウンタ8のカウント値は、リ
フレッシュ用カウンタ7よりも小さく、そして任意に設
定されたカウント値に到達したときに、メモリ制御部5
に対してそれを通知する。 9はデータバスを示し、10はCPU 1のアドレスバ
ス及び、バスサイクルの制御に必要な制御信号バスを示
す、11はメモリ4の制御に必要なメモリ制御部5から
のメモリアドレス及びメモリ制御信号を示す。12はア
クセス先検出部6からのアクセス先を示す種別信号であ
る。13はリフレッシュ用カウンタ7よりメモリ制御部
5に対して送出される定期的なリフレッシュ要求信号で
ある。 14はリフレッシュ・ウィンドウ用カウンタ8よりメモ
リ制御部5に対して送8される信号で、メモリ4に対し
て行ったリフレッシュサイクル終了より任意の一定期間
が経過したことを通知する信号である。15はメモリ制
御部5がメモリ4に対してリフレッシュを行ったことを
リフレッシュ用カウンタ7及びリフレッシュ・ウィンド
ウ用カウンタ8に通知する信号である。16はリフレッ
シュ用カウンタ7及びリフレッシュ・ウィンドウ用カウ
ンタ8に対するカウント用のクロック信号である。 同図において、メモリ制御部5がメモリ4に対してリフ
レッシュを行う条件は、リフレッシュ用カウンタ7によ
りリフレッシュ要求信号が出力された時、またはリフレ
ッシュ・ウィンドウ用カウンタ8よりの信号14が出力
され、かつCPUIがl102またはROM3に対して
データアクセスを行うことによって、アクセス先検出部
6よりメモリ制御部5に対して、メモリ4以外のデバイ
スがCPUIによりアクセスされていることが通知され
たときである。 第2図は第1図のアクセス先検出部6、リフレッシュ用
カウンタ7及びリフレッシュ・ウィンドウ用カウンタ8
よりメモリ制御部5に出力されるリフレッシュ要求の関
係を示した図である。 リフレッシュ・ウィンドウ用カウンタ8より出力される
、メモリ4のリフレッシュ実行後一定時間が経過したこ
とを通知する信号21が真“1”となっているとき、ア
クセス先検出部6よりメモリ4以外のデバイス(ROM
3或はl102)がアクセスされているという信号22
が真″1”になると、その結果がANDゲート25、O
Rゲート26を通ってメモリ制御部5にメモリ4のリフ
レッシュ要求を出力する。 また、ORゲート26のもう一方には、リフレッシュ用
カウンタ7よりのリフレッシュ要求信号23が入力され
ており、このリフレッシュ要求信号23は、メモリ4の
リフレッシュ周期に基づいて出力される信号である。 〈タイミング説明 (第2図〜第4図)〉第3図及び第
4図は、第2図の各信号のタイミングを示すタイミング
チャートである。 第3図は、第2図のリフレッシュ用カウンタ7より出力
されるリフレッシュ要求信号23により、メモリ4がリ
フレッシュされる場合のタイムチャートを示している。 ここで、TIは通常のリフレッシュ・サイクルの周期を
示し、T2はリフレッシュ・ウィンドウ用のカウンタ8
より出力される信号21が真“1”となっている期間を
示している。第3図の例では、メモリ4以外がアクセス
されたことを示す信号22が真“1”になっていないた
め、リフレッシュ要求信号23によってのみ、メモリ4
のリフレッシュが実行されている。 これに対し、このT2で示された時間内に、アクセス先
検出部6よりメモリ4以外のデバイスがアクセスされた
ことを示す信号22が真“1”になると、メモリ4に対
してリフレッシュ要求が出力され、リフレッシュが実行
される。これを示したのが第4図のタイムチャートであ
る。 第4図のT3で示したのが、その時のリフレッシュ要求
であり、第2図のANDゲート25より出力される。こ
うして、メモリ4に対するリフレッシュ要求が第2図の
ORゲート26より出力されると、メモリ制御部5がメ
モリ4のリフレッシュサイクルを実行する。そして、こ
のリフレッシュを示す信号として、REF CYC信号
27がメモリ制御部5より出力される。 この信号27は、カウンタ7及び8のクリア入力端子に
入力される。こうしてカウンタ7及び8は、メモリ4の
リフレッシュサイクルごとにクリアされ、その都度、次
のリフレッシュサイクルのために、再びカウントを開始
する。 以上説明したように本実施例によれば、メモリ4以外の
デバイスがアクセスされている間に効率よくメモリ4を
リフレッシュすることができ、メモリ4のリフレッシュ
によるシステムの処理速度の低下を軽減することができ
る。 また、必要以上にリフレッシュサイクルを実行すること
もない。 なお、本実施例では、メモリリフレッシュの周期及びリ
フレッシュ・ウィンドウの管理に2つのカウンタを用い
ているが、これらカウンタを1つにして、コンパレータ
等を用いて2種類の周期の計測を行うようにしてもよい
。また、リフレッシュを必要とするメモリのブロックが
複数ある場合は、それらメモリブロックのそれぞれにお
いて、本実施例と同様のことを行っても良い。 更に、リフレッシュ・ウィンドウ用カウンタは固定数を
計数するのでなく、任意の値を計数できるようにしても
良い。
に説明する。 くリフレッシュ回路の説明 (第1図)〉第1図は本発
明の一実施例の構成を示すブロック図である。 第1図において、1はCPUを示し、このCPU1は各
種デバイスに対してデータのアクセスを行う。2はシス
テムのバスに接続された人出力部(Ilo)を示し、C
PUIによってデータがアクセスされる。3はシステム
バスに接続されたROMで、l102と同様にCPU
1によってデータがアクセスされる。4はシステムバス
に接続されたメモリを示し、このメモリ4はリフレッシ
ュを必要とするメモリである。5はメモリ4を制御する
ためのメモリ制御部を示す。このメモリ制御部5により
、CPUIからメモリ4に対するデータアクセスの制御
及び、メモリ4に対してのリフレッシュが行われる。 6はアクセス先検出部で、CPUIによるデータアクセ
ス実行の検出及び、CPUIがどのデバイスに対してア
クセスを行っているかを検出している。即ち、第1図の
場合では、CPU 1が、■102、ROM3.メモリ
4のうちのいずれに対してアクセスしているかを検出す
る。7はリフレッシュ用カウンタで、メモリ4の必要と
するリフレッシュ周期のカウントを行っており、メモリ
制御部5に対して定期的にリフレッシュ要求を出力して
いる。8はリフレッシュ・ウィンドウ用カウンタで、メ
モリ4に対するリフレッシュの終了後、任意の周期をカ
ウントする。但し、このカウンタ8のカウント値は、リ
フレッシュ用カウンタ7よりも小さく、そして任意に設
定されたカウント値に到達したときに、メモリ制御部5
に対してそれを通知する。 9はデータバスを示し、10はCPU 1のアドレスバ
ス及び、バスサイクルの制御に必要な制御信号バスを示
す、11はメモリ4の制御に必要なメモリ制御部5から
のメモリアドレス及びメモリ制御信号を示す。12はア
クセス先検出部6からのアクセス先を示す種別信号であ
る。13はリフレッシュ用カウンタ7よりメモリ制御部
5に対して送出される定期的なリフレッシュ要求信号で
ある。 14はリフレッシュ・ウィンドウ用カウンタ8よりメモ
リ制御部5に対して送8される信号で、メモリ4に対し
て行ったリフレッシュサイクル終了より任意の一定期間
が経過したことを通知する信号である。15はメモリ制
御部5がメモリ4に対してリフレッシュを行ったことを
リフレッシュ用カウンタ7及びリフレッシュ・ウィンド
ウ用カウンタ8に通知する信号である。16はリフレッ
シュ用カウンタ7及びリフレッシュ・ウィンドウ用カウ
ンタ8に対するカウント用のクロック信号である。 同図において、メモリ制御部5がメモリ4に対してリフ
レッシュを行う条件は、リフレッシュ用カウンタ7によ
りリフレッシュ要求信号が出力された時、またはリフレ
ッシュ・ウィンドウ用カウンタ8よりの信号14が出力
され、かつCPUIがl102またはROM3に対して
データアクセスを行うことによって、アクセス先検出部
6よりメモリ制御部5に対して、メモリ4以外のデバイ
スがCPUIによりアクセスされていることが通知され
たときである。 第2図は第1図のアクセス先検出部6、リフレッシュ用
カウンタ7及びリフレッシュ・ウィンドウ用カウンタ8
よりメモリ制御部5に出力されるリフレッシュ要求の関
係を示した図である。 リフレッシュ・ウィンドウ用カウンタ8より出力される
、メモリ4のリフレッシュ実行後一定時間が経過したこ
とを通知する信号21が真“1”となっているとき、ア
クセス先検出部6よりメモリ4以外のデバイス(ROM
3或はl102)がアクセスされているという信号22
が真″1”になると、その結果がANDゲート25、O
Rゲート26を通ってメモリ制御部5にメモリ4のリフ
レッシュ要求を出力する。 また、ORゲート26のもう一方には、リフレッシュ用
カウンタ7よりのリフレッシュ要求信号23が入力され
ており、このリフレッシュ要求信号23は、メモリ4の
リフレッシュ周期に基づいて出力される信号である。 〈タイミング説明 (第2図〜第4図)〉第3図及び第
4図は、第2図の各信号のタイミングを示すタイミング
チャートである。 第3図は、第2図のリフレッシュ用カウンタ7より出力
されるリフレッシュ要求信号23により、メモリ4がリ
フレッシュされる場合のタイムチャートを示している。 ここで、TIは通常のリフレッシュ・サイクルの周期を
示し、T2はリフレッシュ・ウィンドウ用のカウンタ8
より出力される信号21が真“1”となっている期間を
示している。第3図の例では、メモリ4以外がアクセス
されたことを示す信号22が真“1”になっていないた
め、リフレッシュ要求信号23によってのみ、メモリ4
のリフレッシュが実行されている。 これに対し、このT2で示された時間内に、アクセス先
検出部6よりメモリ4以外のデバイスがアクセスされた
ことを示す信号22が真“1”になると、メモリ4に対
してリフレッシュ要求が出力され、リフレッシュが実行
される。これを示したのが第4図のタイムチャートであ
る。 第4図のT3で示したのが、その時のリフレッシュ要求
であり、第2図のANDゲート25より出力される。こ
うして、メモリ4に対するリフレッシュ要求が第2図の
ORゲート26より出力されると、メモリ制御部5がメ
モリ4のリフレッシュサイクルを実行する。そして、こ
のリフレッシュを示す信号として、REF CYC信号
27がメモリ制御部5より出力される。 この信号27は、カウンタ7及び8のクリア入力端子に
入力される。こうしてカウンタ7及び8は、メモリ4の
リフレッシュサイクルごとにクリアされ、その都度、次
のリフレッシュサイクルのために、再びカウントを開始
する。 以上説明したように本実施例によれば、メモリ4以外の
デバイスがアクセスされている間に効率よくメモリ4を
リフレッシュすることができ、メモリ4のリフレッシュ
によるシステムの処理速度の低下を軽減することができ
る。 また、必要以上にリフレッシュサイクルを実行すること
もない。 なお、本実施例では、メモリリフレッシュの周期及びリ
フレッシュ・ウィンドウの管理に2つのカウンタを用い
ているが、これらカウンタを1つにして、コンパレータ
等を用いて2種類の周期の計測を行うようにしてもよい
。また、リフレッシュを必要とするメモリのブロックが
複数ある場合は、それらメモリブロックのそれぞれにお
いて、本実施例と同様のことを行っても良い。 更に、リフレッシュ・ウィンドウ用カウンタは固定数を
計数するのでなく、任意の値を計数できるようにしても
良い。
以上説明したように本発明によれば、CPU等からメモ
リへのデータアクセスと、メモリのリフレッシュの競合
を減らすことができるため、メモリ・リフレッシュによ
るシステムの処理速度の低下を軽減できる効果がある。 また、そのリフレッシュを行う期間を制限できるように
したことで、必要以上にリフレッシュ・サイクルが実行
されないようにもできる。
リへのデータアクセスと、メモリのリフレッシュの競合
を減らすことができるため、メモリ・リフレッシュによ
るシステムの処理速度の低下を軽減できる効果がある。 また、そのリフレッシュを行う期間を制限できるように
したことで、必要以上にリフレッシュ・サイクルが実行
されないようにもできる。
第1図は本発明の一実施例のメモリリフレッシュ回路の
構成を示すブロック図、 第2図は第1図中のメモリ・リフレッシュ要求の発生条
件に関する部分の関係を示したブロック図、そして 第3図及び第4図は第2図の各信号のタイミングを示す
タイミングチャートである。 図中、1・・・cpu、2・・・Ilo、3・・・RO
M、4・・・メモリ、5・・・メモリ制御部、6・・・
アクセス先検出部、7・・・リフレッシュ用カウンタ、
8・・・リフレッシュ・ウィンドウ用カウンタ、24.
26・・・ORゲート、25・・・ANDゲートである
。 代理人 弁理士 大塚康徳(他1名)rj〕瞬く ζ
構成を示すブロック図、 第2図は第1図中のメモリ・リフレッシュ要求の発生条
件に関する部分の関係を示したブロック図、そして 第3図及び第4図は第2図の各信号のタイミングを示す
タイミングチャートである。 図中、1・・・cpu、2・・・Ilo、3・・・RO
M、4・・・メモリ、5・・・メモリ制御部、6・・・
アクセス先検出部、7・・・リフレッシュ用カウンタ、
8・・・リフレッシュ・ウィンドウ用カウンタ、24.
26・・・ORゲート、25・・・ANDゲートである
。 代理人 弁理士 大塚康徳(他1名)rj〕瞬く ζ
Claims (2)
- (1)メモリをリフレッシュするリフレッシュ方式であ
つて、 前記メモリをリフレッシュするための時間間隔を計測す
る第1の計時手段と、 前記メモリのリフレッシュ終了後、所定時間を計測する
第2の計時手段と、 前記メモリに対するデータのアクセスがあるかどうかを
判別する判別手段と、 前記第1の計時手段による計時に基づいて前記メモリを
リフレッシュするとともに、前記第2の計時手段により
前記所定時間が計時され、前記判別手段により前記メモ
リへのデータアクセスがないことが判別されると前記メ
モリをリフレッシュするリフレッシュ手段と、 を有することを特徴とするメモリのリフレッシュ方式。 - (2)前記第2の計時手段により計時される前記所定時
間を可変にできることを特徴とする請求項第1項に記載
のメモリのリフレッシュ方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2233186A JPH04114391A (ja) | 1990-09-05 | 1990-09-05 | メモリのリフレツシユ方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2233186A JPH04114391A (ja) | 1990-09-05 | 1990-09-05 | メモリのリフレツシユ方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04114391A true JPH04114391A (ja) | 1992-04-15 |
Family
ID=16951088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2233186A Pending JPH04114391A (ja) | 1990-09-05 | 1990-09-05 | メモリのリフレツシユ方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04114391A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002352577A (ja) * | 2001-05-28 | 2002-12-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1990
- 1990-09-05 JP JP2233186A patent/JPH04114391A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002352577A (ja) * | 2001-05-28 | 2002-12-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
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